《数字电路与逻辑设计 教学课件 ppt 作者 邹虹 第4章-集成触发器》由会员分享，可在线阅读，更多相关《数字电路与逻辑设计 教学课件 ppt 作者 邹虹 第4章-集成触发器（117页珍藏版）》请在金锄头文库上搜索。
1、,第4章 集成触发器,触发器（Flip-Flop）是一种具有记忆功能，可以存储二进制信息的双稳态电路，它是组成时序逻辑电路的基本单元 。,4.1 基本RS触发器,当Q=0，Q=1时，称触发器处于0状态；反之，当Q=1，Q=0时，称触发器处于1状态。,我们把输入信号作用前的触发器状态称为现在状态(简称现态)，用Qn和Qn表示；把在输入信号作用下触发器被触发后所进入的状态称为下一状态(简称次态)，用Qn+1和Qn+1表示。,称SD为置1端或置位(SET)端；RD称为置0或复位(RESET)端。 触发器的逻辑功能通常可以用状态转移真值表(状态表)、特征方程(状态方程)、状态转移图和激励表、工作波形4
2、种形式来描述，它们之间可以相互转换。,1. 状态转移真值表,2. 特征方程(状态方程),其中，RD+SD=1是使用该触发器的约束条件，即正常使用时应避免RD和SD同时为0。,3. 状态转移图和激励表,4. 工作波形,4.2 钟控触发器,钟控触发器是在基本RS触发器的基础上加上触发导引电路而构成，分为钟控RS、D、JK、T和 5种类型。,4.2.1 钟控RS触发器,当CP=0时，SD=1，RD=1，由基本RS触发器功能可知，触发器状态维持不变。 当CP=1时，SD=S，RD=R，触发器的状态将随输入信号R和S的变化而变化。触发器的特征方程为 ,RS=0是约束条件，表示在CP=1时为确保电路正常工
3、作，应避免出现输入信号R和S同时为高电平的现象。,4.2.2 钟控D触发器,（a）逻辑电路图 (b) 逻辑符号,图4-9 钟控D触发器,当CP=0时，SD=1，RD=1，由基本RS触发器功能可知，触发器状态维持不变。,当CP=1时，SD=D，RD=D，触发器的状态将随输入信号D的变化而变化。触发器的特征方程为, SD和RD正好互补，即SD+RD=1，约束条件自动满足。,由于钟控D触发器在时钟作用下，次态Qn+1始终和输入D一致，因此，又称D触发器为延迟触发器或D锁存器。,4.2.3 钟控JK触发器,（a）逻辑电路图 (b) 逻辑符号,图4-10 钟控JK触发器,当时 时， ， ，由基本触发器功
4、能可知，触发器状态维持不变。,当时 时， ， ，触发器的状态将随输入信号J和K的变化而变化。根据基本RS触发器的特征方程（4-1），可以得出当CP=1时钟控JK触发器的特征方程为,其约束条件 ，因此，不论J,K信号如何变化，基本触发器的约束条件始终满足。,4.2.4 钟控T和T触发器 1. 钟控触发器 钟控触发器JK的输入信号端J和K连在 一起，共同作为一个信号输入端，即得钟 控T触发器，如图4-13所示。,图 4-13 钟控T触发器逻辑电路图,触发器的特征方程为,由表4-10可知，当T=0时，触发器状态保持不变；而当T=1时，每来一个CP，触发器的状态就会翻转(Toggle)一次。T触发器也
5、就由此而得名，并且又常被称为计数触发器。它是JK触发器的特殊情况。,图 4-14 钟控T触发器状态转移图,图4-15 D触发器转换成T触发器,2. 钟控T触发器 将上述T触发器的输入端T恒接高电平，就成了钟控T触发器。可看作T触发器在T恒等于1条件下的特例。其状态方程为 ,4.2.5 锁存器 一位触发器只能传送或存储一位数据，锁存器不是一位触发器，而是多位触发器的组合。能一次传送或存储多个数据的电路。, 锁存器一般还有输出的三态控制，使得输出具有0，1或高阻三个状态。它可以使输出端状态不再随输入端的状态变化而变化，处在锁存状态。,常用的8位D锁存器CT74373具有两个控制端：OC和C。其中，
6、OC是输出控制，当OC=0时，锁存器正常工作；当OC=1时，所有触发器的输出都呈高阻状态。C是存储控制，也就是使能控制，当C=0时，输出保持原来状态；当C=1时，将数据D写入到锁存器。,图4-16 锁存器CT74373逻辑符号,以上分析的钟控触发器电路均由4个与非门组成，当钟控信号CP为低电平(CP=0)时，触发器不接受输入激励信号，输出状态保持不变；当钟控信号CP为高电平(CP=1)时，触发器接受输入激励信号，状态发生转移。这种钟控方式称为电位触发方式。,在约定电平期间虽然输入信号没有变化，但触发器也发生连续不停的翻转现象称为触发器的空翻。,4.3 主从JK触发器,4.3.1 主从JK触发器
7、的工作原理,图4-18 主从JK触发器原理电路图,主从JK触发器的基本工作原理如下。 在CP=0期间，主触发器的输出Q主和Q主状态不变；从触发器接收来自主触发器输出端的数据，其输入信号为, 在CP=1期间，从触发器输出状态不会再发生变化。主触发器的输出要随着输入信号J和K的变化而发生变化，其输入信号为 ,由于在CP=1之前，主触发器状态和从触发器状态是一致的，即Qn主=Qn。则上式可以改写为 ,也就是说，主从JK触发器的功能描述和钟控JK触发器完全一样。由此可以看出，主从JK触发器状态转换发生在CP下降沿时刻，有时为了说明这一特点，将触发器的特征方程写成,由上述分析可见，主从JK触发器的工作可
8、分两步完成：第1步，当CP由0正向跳变至1及CP=1期间，主触发器接收输入激励信号，状态发生变化，而从触发器被封锁，状态保持不变。,第2步，当CP由1负向跳变至0及CP=0期间，主触发器被封锁，状态保持不变，而从触发器接收在这一时刻主触发器的状态，并在CP=0期间保持不变。,4.3.2 主从JK触发器的一次翻转 所谓一次翻转现象，是指一旦在CP=1期间，主触发器接收了输入激励信号，发生一次翻转后，主触发器状态就一直保持不变，也不再随输入激励信号J和K的变化而变化。,图4-19 主从JK触发器工作波形,为了使CP下降沿时触发器的状态转移和当时的J，K信号一致，要求主从JK触发器在CP=1期间输入
9、激励信号J，K不发生变化。,为减少接收干扰的机会，在实际使用时，可采用宽度较窄的正脉冲作为时钟信号，以减少在时钟宽度内输入信号J和K变化的可能性。,4.4 边沿触发器,同时具备以下条件的触发器称为边沿触发方式触发器(简称边沿触发器)： 触发器仅仅在CP的某一约定跳变(上升沿或下降沿)瞬间，才接收输入激励信号，并对其作出响应；, 在CP=0和CP=1期间，以及在CP的非约定跳变时刻，触发器不接收输入激励信号。,边沿触发方式的触发器主要有两种类型：一种是利用触发器内部逻辑门电路延迟时间的不同来实现，主要有CP上升沿(前沿)和下降沿(后沿)两种形式，如常见的下降沿JK触发器就是利用这个原理来实现的；
10、另一种是维持阻塞式触发器，利用直流反馈来维持翻转后的新状态，阻塞触发器在同一时钟内再次发生翻转，如常见的维持阻塞D触发器。,4.4.1 下降沿JK触发器 图4-20所示为下降沿触发的JK触发器逻辑电路。,图4-20 下降沿JK触发器逻辑电路图,1. 基本工作原理 当RD=0，SD=0时，从而使Q=Q=1，违背Q与Q互补的正常逻辑。因此，正常工作情况下，该组合不允许出现。,当RD=0，SD=1时，Q=0，实现置0。 当RD=1，SD=0时，门D输出为1，Q=0，实现置1。 在RD=1，SD=1的条件下，当CP=0时， ,Qn+1=Qn，可见触发器状态保持不变。 当CP=1时， ,当CP由1负向跳
11、变至0时 也就是说，在CP由1负向跳变至0时，触发器接收了输入激励信号J和K，并且按照JK触发器的特性进行状态转换，从而实现了JK触发器的逻辑功能。,在稳定的CP=0及CP=1期间，触发器状态均维持不变；只有在CP下降沿(后沿)到达时刻，触发器状态才随着J，K信号的变化而发生相应的转移。所以属于下降沿(后沿)触发，有时将状态方程写成,其功能表和逻辑符号分别如表4-13和图4-21所示。图中，CP端的小圆圈表示CP下降沿时触发器状态翻转；RD和SD端的小圆圈表示低电平或负脉冲有效。,当RD或SD端加低电平或负脉冲作用时，触发器被直接置0或置1，触发器状态不苁敝覥P即输入激励J，K的影响。RD端称
12、为异步置0端，或称清除端；SD端称为异步置1端，或称置位端。,图4-21 下降沿JK触发器逻辑电路图,2. 脉冲工作特性 脉冲工作特性，是指触发器对时钟脉冲、输入信号以及它们之间相互配合的要求。,为保证基本触发器可靠翻转，CP=0的持续时间tCPL也应大于2tpd。 下降沿JK触发器的最高工作频率 ,图4-22所示为下降沿JK 触发器的工作波形。在RD=SD=1时，触发器的次态仅仅取决于CP到达前一时刻J，K以及Qn的取值。,图4-22 下降沿JK触发器工作波形,4.4.2 维持阻塞D触发器 图4-23所示为维持阻塞D触发器逻辑电路，这个电路在钟控RS触发器基础上，增加了置0、置1维持和置0、
13、置1阻塞4条反馈线。图中，D为信号输入端；RD和SD分别为直接异步置0和置1输入端。,图4-23 维持阻塞D触发器逻辑电路图,1. 基本工作原理 当RD=0，SD=0时，门A和门B输出均为1，从而使Q=Q=1，违背Q与Q互补的正常逻辑。因此，正常工作情况下，这种组合是不允许出现的。,当RD=0，SD=1时，门A和门E均输出1，从而使Q=1，Q=0，实现置0。 当RD=1，SD=0时，门B和门G均输出1，从而使Q=1，Q=0，实现置1。,当RD=1，SD=1，CP=0时，触发器状态保持不变，Qn+1=Qn。此时，a=D，b=D。,当CP由0正向跳变至1时，RD=a=D，SD=b=D，触发器状态转
14、移为Qn+1=SD+RDQn=D+DQn=D。触发器的输出状态由CP上升沿到达前布涞氖淙胄藕臘来决定，从而实现D触发器的逻辑功能。,假设CP上升沿到达前D=0，则由于CP=0，RD=SD=1，因此,D信号存储在门F和门G的输出，使a=1，b=0。当CP上升沿到达后RD=0，SD=1，使Qn+1=0。,如果此时D由0变为1，由于反馈线将RD=0的信号反馈到门F，使门F被封锁，D信号变化不会引起触发器状态改变，即维持原来的Qn+1=0状态，因此，反馈线称置0维持线。,维持置0信号RD=D经门F反相后，再经反馈线使b保持0，从而封锁门E，使SD保持1，这样触发器不会再翻向1状态，故反馈线称置1阻塞线
15、。,同理可以分析，若CP上升沿到达前D=1，则a=0，b=1。当CP上升沿到达后RD=1，SD=0，使Qn+1=1。,如果此时D由1变为0，反馈线将SD=0的信号反馈到门G，使b=1，SD=0，即维持原来的Qn+1=1状态，因此,反馈线称置1维持线。,同时，SD=0经反馈线封锁门C，使RD保持1，这样触发器不会再翻向0状态，故反馈线称置0阻塞线。,综上所述，由于维持阻塞的作用，使得该触发器仅在CP信号由0变到1的上升沿时刻才发生状态转移，而在其余时间触发器状态均保持不变。因此，维持阻塞D触发器是时钟CP的上升沿触发，具有边沿触发器的功能，并有效防止了空翻。,图4-24 维持阻塞D触发器的逻辑符号,图4-25 维持阻塞D触发器的工作波形,2. 脉冲工作特性 CP=0期间，门F和门G的输出端a和b应当能够建立起稳定状态。由于a和b稳定状态的建立需要经历两个与非门的延迟时间，这段时间称为建立时间tset，tset=2tpd。在tset内要求输入D信号保持不变，且CP=0的持
