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1、深圳强旭电子开发有限公司 1 Libero9.1 快速入门 Actel FPGAs 设计指南 FAE：尹龙飞 电话：0755-82967018-300/18688994201 Actel FPGA 开发环境需要多个软件的支持，在每个阶段调用不同的软件来完成相应的 功能， 例如： 综合是调用Synplify， 综合前后仿真是调用ModelSim， 布局布线是调用Designer， 下载是调用FlashPro 等等，可以利用其它公司成熟的工具，每个阶段都可以让用户来“量 身定做”，而且由于它有这些强大功能的软件支持可以实现资源的最大优化。 本文主要介绍了Actel FPGA 的集成开发环境IDE
2、的使用，从软件的安装和设置，以及 通过一个简单的例子说明如何使用IDE 中集成的第三方软件，如：Synplify、ModelSim 等， 可以帮助读者快速入门，缩短开发时间。 第一章第一章第一章第一章 Libero9.1Libero9.1Libero9.1Libero9.1的安装的安装的安装的安装 1.1安装环境要求： 适合于window 2000 或者XP 系统，需要的磁盘空间1.5G 左右，也可以适当的精简一 些第三方软件来减少占用空间，内存需求125M 以上。 1.2安装过程： （1）安装软件从光盘里复制或者从Actel官方网站下载： http:/ 深圳强旭电子开发有限公司 1 图 1.
3、1 启动安装 (2)按默认选择下直接点next进行安装 图 1.2 安装选择 (3)按照如下图选择同意协议进行安装然后点 next 深圳强旭电子开发有限公司 1 图 1.3 安装协议选择 (4)选择安装路径后然后next 图 1.4 安装路径选择 (5)然后按照默认一直点next，直到进行安装（注意在选择器件时候全部选择，对于软件选 择除了提供默认的3种，其他可根据用户自己选择） 深圳强旭电子开发有限公司 1 图 1.5 安装 (6)最后等待安装就是了 图 1.6 安装 在安装最后需要 License,我们选择的是 Libero Gold License 有效期一年， 对于 License 的
4、申请，请发送你的硬盘 ID 到深圳强旭邮箱： Email: Lufee_ 对于硬盘号的获取如下： 点击开始菜单运行输入CMD弹出DOS窗口命令行中输入dir，回车 （如图 1.9 所示） 记录卷序列号， 注意一定是C盘的序列号， 发送邮件到深圳强旭电子， 并且在邮件中注明您的电脑操作系统类型、公司名称、公司地址、联系人、E-mail、电 话、 开发板用途等信息，方便我们技术支持； 深圳强旭电子开发有限公司 1 然后接收我们给你的 License，在软件里选择 License 路径就可以了； 第二章第二章第二章第二章 Libero9.1 Libero9.1 Libero9.1 Libero9.1
5、应用应用应用应用 2 2 2 21 1 1 1工程建立工程建立工程建立工程建立 21.1 打开Libero9.1软件界面如下： 深圳强旭电子开发有限公司 1 图2.1 Libero9.1界面 2.1.2 创建工程 点击Project-new project弹出如下界面： 深圳强旭电子开发有限公司 1 Project name:输入工程名称 Project location:选择工程路径 Preferred HDL type:可选硬件语言类型，如果你用VHDL你就选择VHDL，如果你用Verilog 你就选择Verilog，我这里用的是Verilog； 然后点击next 2.1.3 选择器件 F
6、amily:表示选择器件家族 Die：选择器件 Package：选择的封装 然后点 next 2.1.3 选择软件工具：界面如下 深圳强旭电子开发有限公司 1 Synthesis：综合工具为 Synplify AE Simulation：仿真工具为 modelsim AE Stimulus:信号激励工具 WFL，我这直接用 verilog 程序激励，所以没装 WFL Programming：烧写工具 FlashPro Add:表示添加工具 Edit:表示编辑工具 Remove:表示移除工具 然后点击 next 2.1.4添加文件：界面如下 深圳强旭电子开发有限公司 1 Add Files:添加
7、文件 Add Links:添加文件链接 Remove Files：移除文件 然后next 然后finish 工程建立完毕，后面就是文件输入。 2.22.22.22.2 文件输入文件输入文件输入文件输入 设计文件生成可以有三种方式，HDL 语言生成、SmartGen 生成、ViewDraw 原理图输 入，其中HDL 语言生成是最常用也是移植性最好的；如果我们想用到Actel 公司一些现成 的模块就必须用到SmartGen，例如：RAM、ROM、加法器还有IPCore 等；对于HDL 语言 不熟悉或者习惯于用原理图来搭建顶层设计的用户可以使用原理图的输入， 我们可以选择其 中的一种作为我们的设计输
8、入， 这里为了介绍， 将详细介绍第一种方法， 其他两种简要介绍。 注意：对于本例程只用到了方式一HDL 语言生成，其他两种方式是做介绍用，生成的模块 并不和本例程一起使用。（下面介绍了两种输入形式） 2.2.1.1 HDL 语言输入 两种方式选择 HDL 语言输入：一种是如下图直接点击 HDL Edit；另外一种方式点击 file-new； 深圳强旭电子开发有限公司 1 然后出现如下界面： 选择Verilog Source file在Name中填入文件名字；ok一个Verilog 文件建立了； 然后就可以编写Verilog代码了； 深圳强旭电子开发有限公司 1 2.1.1.2 SmartDes
9、ign设计输入 SmartDesign设计输入就是原理图设计输入，点击如下图中的SmartDesign或者File-New- 然后进入如下界面，选择smartDesign Component，输入模块名称，（我这里随便起的一个 名字dfd） 进入如下界面：如图红线部分双击选择PLL-Static. 然后进入如下界面：对PLL进行相关设置就点击Generate, 深圳强旭电子开发有限公司 1 然后看下图， 在左边就生成了一个PLL1， 直接用鼠标拉进到中间界面就生成了如下图中间红 线一个原理图模型，然后就是连线了 然后连线，如果图中对应某个信号要直接连到最顶层连接FPGA IO,对应在这个信号点
10、右键选 择promote to top level,点击下图的红线部分然后在表格中进行连线，连好线在把你的模 块设置为set As root(设置为顶层文件)然后generate，输入完成； 深圳强旭电子开发有限公司 1 2.2.2 前仿真 点击如下图Simulation-Run pre_Synthesis进行前仿真（前提是在HDL输入设计时候写好了 测试代码） 然后进入modelsim仿真 深圳强旭电子开发有限公司 1 2.2.3 综合 如下图点击Synthesis综合 就会弹出如下图界面：点击Run开始综合， 深圳强旭电子开发有限公司 1 Run完后点击View Log查看编译信息。包括e
11、rro warining以及资源与时序情况。 以下就是资源利用情况： 深圳强旭电子开发有限公司 1 2.2.4 综合后仿真 点Libero Project-Setting-Flow下勾上如图中红线部分 （这在综合后仿真 （在modelsim 中点Run Post-Synthesis）须勾上，其余时候不要勾）; 然后按照前仿真一样操作（注意：此时点simulation-Run post-Synthesis）仿真完后要把刚 才勾的去掉； 2.2.5 布线与设计约束 如下图点击红线勾的Place&Route进入Designer 深圳强旭电子开发有限公司 1 图2.2.5.1 进入图2.2.5.2的D
12、esigner界面，点击ok 图2.2.5.2 进入如下图，选择你的来源文件，默认就是你现在的工程，直接点击ok， 深圳强旭电子开发有限公司 1 进入如下图，点ok 然后进入下图的界面，开始可以对工程进行编译，点击下图中红线中的Compile 深圳强旭电子开发有限公司 1 进入如下图界面，点击ok： 进入下图界面，进行编译，编译成功则为绿色。 深圳强旭电子开发有限公司 1 然后点击对应你要进行的约束，如配置IO，点击I/O Attribute Editor,进入如下界面，你可以 配置你的IO，以及IO电平选择以及输出电流选择和负载电容选择，在配置完后点击左上脚 File-Commit and
13、Check,如果commit Success就ok了 然后直接点下图的 Layout,让FPGA自己总动内部布线，ok后会为绿色，然后点 Back_Annotate生成反标注文件，用来进行后仿真使用，ok后点击Programming File，生成 深圳强旭电子开发有限公司 1 下载文件 点击 Programming File 出现如下图， 深圳强旭电子开发有限公司 1 因为 Actel FPGA 具有 FlashLock 与 AES 加密功能，所以如果你要加密，则在 Security setting 勾中，一般在开发阶段不要勾中。点击 Finish，生成下载文 件。如果加密则点击 next,
14、此时， 你选择安全性级别为 None , 选择 None 则不加密 Medium,加密等级为中，选择了 FlashLock 功能，只要在 Pass key 输入你的密钥 （注意，输入后千万要记得，否则，芯片就报废了） High， 加密等级最高，选择了 FlashLock+AES 加密，在 Pass key 和 AES key 输入密钥（注意，输入后千万要记得，否则，芯片就报废了）。 然后 Finish，下载文件生成完毕，就最后一步了，烧写文件。当然你也可以点 击入图中的按钮，查看下功耗，这时你会发现 Actel 的 FPGA 的低功耗可不是吹 的。 2.2.6：烧写文件 点击红线中的Programming，进入烧写文件部分，记得先插上FlashPro下载线哦。 深圳强旭电子开发有限公司 1 然后进入下图烧写，因为基于Flash的，要先擦除，所以要耐心等等哦。不过也蛮快的了， 呵呵。点击PROGRAM。 所有设计中要千万注意芯片型号的选择和封装正确性。 最后我公司祝你开开心心工作，每天都在进步。有什么问题可以联系我！ -深圳强旭电子开发技术有限公司 -FAE:尹龙飞 -电话：075582967018-300/18688994201
