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1、第3章 组 合 逻 辑 电 路,3.1 组合逻辑电路的分析方法和设计方法 3.2 编 码 器 3.3 译码器和数据分配器 3.4 数 据 选 择 器 3.5 数 值 比 较 器 3.6 算 术 运 算 电 路 3.7 组合逻辑电路中的竞争与冒险,数字系统中常用的各种数字器件，就其结构和工作原理而言可分为两大类，即组合逻辑电路和时序逻辑电路。,3.1 组合逻辑电路的分析方法和设计方法,3.1.1 组合逻辑电路的基本概念 1. 组合逻辑电路的定义 组合逻辑电路是指在任一时刻，电路的输出状态仅取决于该时刻各输入状态的组合，而与电路的原状态无关的逻辑电路。其特点是输出状态与输入状态呈即时性，电路无记忆
2、功能。,2. 组合逻辑电路的描述方法 组合逻辑电路模型如图3.1所示。,图3.1 组合逻辑电路的一般框图,3.1.2 组合逻辑电路的分析方法 组合逻辑电路的分析一般是根据已知逻辑电路图求出其逻辑功能的过程，实际上就是根据逻辑图写出其逻辑表达式、真值表，并归纳出其逻辑功能。,1. 组合逻辑电路的分析步骤 （1） 写出逻辑函数表达式 （2） 化简逻辑函数式 （3） 列真值表 （4） 说明功能,电路的逻辑功能为，电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。,3.1.3 组合逻辑
3、电路的设计方法 组合逻辑电路设计主要是将客户的具体设计要求用逻辑函数加以描述，再用具体的电路加以实现的过程。组合逻辑电路的设计可分为小规模集成电路、中规模集成电路、定制或半定制集成电路的设计，这里主要讲解用小规模集成电路（即用逻辑门电路）来实现组合逻辑电路的功能。,1. 组合逻辑电路设计步骤 （1） 列真值表。根据电路功能的文字描述，将其输入与输出的逻辑关系用真值表的形式列出。 （2） 写表达式，并化简。通过逻辑化简，根据真值表写出最简的逻辑函数表达式。 （3） 选择合适的门器件，把最简的表达式转换为相应的表达式。 （4） 根据表达式画出该电路的逻辑电路图。,3.2 编 码 器,3.2.1 编
4、码器的原理和分类 把若干位二进制数码0和1，按一定的规律进行编排，组成不同的代码，并且赋予每组代码以特定的含义，叫做编码。实现编码操作的电路称为编码器。,1. 二进制编码器 实现用n位二进制数码对N（N=2n）个输入信号进行编码的电路叫做二进制编码电路。其特点是，任一时刻只能对一个输入信号进行编码，即只允许一个输入信号为有效电平，而其余信号均为无效电平。,图3.6所示电路是实现由3位二进制代码对8个输入信号进行编码的二进制编码器，这种编码器有8根输入线，3根输出线，常称为8/3线编码器。,图3.6 3位二进制编码器逻辑图,2. 二-十进制编码器 实现用四位二进制代码对一位十进制数码进行编码的数
5、字电路叫做二-十进制编码器，简称为BCD码编码器。最常见的BCD码编码器是8421BCD码编码器，它有10根输入线，4根输出线，常称为10/4线编码器。其特点也是任一时刻只允许对一个输入信号进行编码。,3. 优先编码器 优先编码器在多个信息同时输入时只对输入中优先级别最高的信号进行编码，编码具有惟一性。优先级别是由编码者事先规定好的。显然，优先编码器改变了上述两种编码器任一时刻只允许一个输入有效的输入方式，而采用了允许多个输入同时有效的输入方式，这正是优先编码器的特点，也是它的优点所在。,图3.8为3位二进制优先编码器的逻辑图。 图3.83位二进制优先编码器的逻辑图,3.2.2 集成编码器 1
6、. 集成3位二进制优先编码器（8/3线）148 148主要包括TTL系列中的54/74148、54/74LS148、54/74F148和CMOS系列中的54/74HC148、40H148等。其外引脚排列图如图3.9所示。,图3.9 3位二进制优先编码器148外引脚排列图,S为使能输入端，低电平有效，即只有当S=0时，编码器才工作。YS为使能输出端，当S=0允许工作时，如果YS=0则表示无输入信号，YS=1表示有输入信号，有编码输出。YEX为扩展输出端，当S=0时，只要有编码信号，则YEX=0，说明有编码信号输入，输出信号是编码输出；YEX=1表示不是编码输出。,YS和S配合可以实现多级编码器之
7、间优先级别的控制。图3.10是利用2片集成3位二进制优先编码器74LS148实现一个16/4线优先编码器的接线图。,图3.10 用2片74LS148组成实现一个16/4线优先编码器接线示意图,2. 集成二-十进制优先编码器（10/4线）147 147主要包括TTL系列中的54/74147、54/74LS147和CMOS系列中的54/74HC147、54/74HCT147和40H147等。其外引脚排列图如图3.11所示。,图3.11 二-十进制优先编码器147外引脚排列图,3.3 译码器和数据分配器,3.3.1 译码器的原理及分类 将每一组输入的二进制代码“翻译”成为一个特定的输出信号，用来表示
8、该组代码原来所代表的信息的过程（编码的逆过程）称为译码。实现译码功能的数字电路称为译码器。,1. 二进制译码器 将输入的二进制代码翻译成为原来对应信息的组合逻辑电路，称为二进制译码器。它具有n个输入端，2n个输出端，故称之为n/2n线译码器。 图3.12为3/8线译码器的逻辑电路图。,图3.12 3/8线译码器逻辑图,2.二-十进制译码器 二-十进制译码器（又称为BCD码译码器）是将输入的每一组4位二进制码翻译成对应的1位十进制数。因编码过程不同，即编码时采用的BCD码不同，所以相应的译码过程也不同，故BCD码译码器有多种。但此种译码器都有4个输入端，10个输出端，常称之为4/10线译码器。
9、8421BCD码译码器是最常用的BCD码译码器，图3.13所示是其逻辑图。,图3.13 8421BCD码译码器逻辑图,应当注意的是，BCD码译码器的输入状态组合中总有6个伪码状态存在。所用BCD码不同，则相应的6个伪码状态也不同，8421BCD码译码器的6个伪码状态组合为10101111。在设计BCD码译码器时，应使电路具有拒绝伪码的功能，即当输入端出现不应被翻译的伪码状态时，输出均呈无效电平。上面的8421BCD码译码器便具有拒绝伪码的功能。,3. 数字显示译码器 在数字系统中，经常需要将对应各种数字、文字和符号的二进制编码翻译成人们习惯的形式直观的显示出来，以便查看。因显示器件不同，故而所
10、需要的译码器也不同。,（1） 显示器件 数字显示器件的种类很多，按发光物质的不同分为半导体（发光二极管）显示器、液晶显示器、荧光显示器和辉光显示器等；按组成数字的方式不同，又可分为分段式显示器、点阵式显示器和字型重叠式显示器等。,点阵式显示器主要用于大屏幕显示器，通常要有计算机控制其显示过程。 目前使用较多的是分段式显示器，其显示方式是通过七段显示器完成09十个字符的显示过程。 七段显示器主要有辉光数码管和半导体显示器。半导体显示器使用最多，它有共阴极和共阳极两种接法，如图3.14所示。,图3.14 半导体七段显示器,（2） 七段显示译码器 用来驱动各种显示器件，从而将用二进制代码表示的数字、
11、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 字型重叠式显示器适用于BCD码译码器；而分段式显示器显然不适合于前面所述任何一种译码器，需要另外设计合适的译码电路来与分段显示器配合使用。,七段显示译码器的输入信号为8421BCD码，输出信号应该能够驱动半导体七段显示器相应段发光。对于共阴极七段显示器，待点亮的段应给予高电平驱动信号，对于共阳极七段显示器，待点亮的段应给予低电平驱动信号。,3.3.2 集成译码器 1. 3位二进制译码器（3/8线）138 138包括TTL系列中的54/74LS138、54/74S138、54/74ALS138、54/74F138和54/74A
12、S138，CMOS系列中的54/74HC138、54/74HCT138和40H138等。138为3位二进制译码器，其外引脚排列如图3.15所示。,图3.15 138外引脚排列如图,应注意的是，138的输入采用原码的形式；而输出采用的却是反码形式。 利用片选端可进行译码控制和将多片译码器连接起来进行译码位数的扩展。用两片138实现一个4/16线译码器的接线示意图如图3.16所示。,图3.16 用两片138实现一个4/16线译码器接线示意图,2. 8421BCD码译码器（4/10线）42 此种译码器包含有TTL系列的54/7442、54/74LS42和CMOS中的54/74HC42、54/74HC
13、T42及40HC42等。其外引脚排列图如图3.17所示。,图3.17 8421BCD码译码器42的外引脚排列图,3. 七段显示译码器48 48主要有TTL系列中的74LS48等。其引脚排列图如图3.18所示。逻辑功能表如表3.15所示。,图3.18 七段显示译码器48的外引脚排列图,七段显示译码器48与共阴极七段数码管显示器BS201A的连接方法如图3.19所示。 图3.19七段显示译码器48与BS201A的连接方法,3.3.3 数据分配器 1. 数据分配器的原理 数据分配器的逻辑功能是，将1个输入数据传送到多个输出端中的1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。 数据分
14、配器的逻辑框图及等效电路如图3.20所示。,图3.20 数据分配器的逻辑框图及等效电路,通道地址选择码的位数n与数据输出端的数目m有如下关系 m=2n 设mi为Cn-1，Cn-2，C0组成的最小项，则数据分配器输出与输入的逻辑关系为 Yi=miXi（i=0m-1）,2. 数据分配器的实现电路 数据分配器实际上是译码器(分段显示译码器除外)的一种特殊应用。译码器必须具有“使能端”，且“使能端”要作为数据输入端使用，而译码器的输入端要作为通道选择地址码输入端，译码器的输出端就是分配器的输出端。 作为数据分配器使用的译码器通常是二进制译码器。图3.21是将2/4线译码器作为数据分配器使用的逻辑图。,
15、图3.21 2/4线译码器作为数据分配器,3.4 数 据 选 择 器,3.4.1 数据选择器的原理 1. 数据选择器的逻辑功能 数据选择器的逻辑功能恰好与数据分配器的逻辑功能相反，即能从多个输入数据中选出一个送到输出端。数据选择器的逻辑框图及等效电路如图3.22所示。,图3.22 数据选择器的逻辑框图及等效电路,2. 数据选择器的实现电路 数据选择器的主体电路一定是与或门阵列。 数据选择器还有一个十分重要的用途，即可以用来作为函数发生器实现任意组合的逻辑函数。,图3.23 4选1数据选择器的逻辑图,用来实现同一逻辑函数的选择器不同，会使电路的输入部分不同。在可能的情况下，应尽量选用通道地址码变
16、量个数与所要实现的逻辑函数输入变量的个数相等或减少一个，从而使实现函数的电路简化。,3.4.2 集成数据选择器 1. 集成双4选1数据选择器153 集成双4选1数据选择器包含有TTL系列的54/74153、54/74LS153、54/74S153、54/74153和CMOS中的54/74HC153、54/74HCT153及40H153等。其外引脚排列图如图3.26所示。,图3.26 双4选1数据选择器153引脚排列图,2. 集成8选1数据选择器151 集成8选1数据选择器包含有TTL系列的54/74151、54/74LS151、54/74S151、54/74151和CMOS中的54/74HC151、54/74HCT151及40H151等。其外引脚排列图如图3.27所示。,图3.27 8选1数据选择器151外引脚排列图,3.5 数 值 比 较 器,3.5.1 数值比较器的原理 具有实现两个二进制数大小的比较,并把比较结果作为输出的数字电路称为数值比较器。 1. 1位数值比较器 2. n位数值比较器,3.5.2 集成数值比较器 图3.29所示是4位数字
