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1、第5章 EDA实验开发系统,5.1 GW48型EDA实验开发系统原理与使用介绍 5.2 GW48实验电路结构图 5.3 GW48系统结构图信号名与芯片引脚对照表 5.4 GW48型EDA实验开发系统使用示例,5.1 GW48型EDA实验开发系统原理与使用介绍,5.1.1 系统主要性能及特点 (1) GW48系统设有通用的在系统编程下载电路，可对Lattice、Xilinx、Altera、Vantis、Atmel和Cypress世界六大PLD公司各种isp编程下载方式或现场配置的CPLD/FPGA系列器件进行实验或开发。其主系统板与目标芯片板采用接插式结构，动态电路结构自动切换工作方式，含可自动
2、切换的12种实验电路结构模式。,(2) GW48系统基于“电路重构软配置”的设计思想，采用了I/O口可任意定向目标板的智能化电路结构设计方案。利用在系统微控制器对I/O口进行任意定向设置和控制，从而实现了CPLD/FPGA目标芯片I/O口与实验输入/输出资源可以各种不同方式连接来构造形式各异的实验电路的目的。 (3) 系统除丰富的实验资源外，还扩展了A/D、D/A、VGA视频、PS/2接口、RS232通信、单片机独立用户系统编程下载接口、48 MHz 高频时钟源及在板数字频率计。在上面可完成200多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与开发项目，从而能使实验更接近实际的工程
3、设计。,图.1 GW48实验开发系统的板面结构图,5.1.2 系统工作原理 图.1为GW48系列EDA实验开发系统的板面结构图，图5.2为GW48系统目标板插座引脚信号图，图5.3为其功能结构模块图。图5.3中所示的各主要功能模块对应于图5.1的器件位置恰好处于目标芯片适配座B2的下方，由一微控制器担任。其各模块的功能分述如下。,图5.2 GW48系统目标板插座引脚信号图,图5.3 GW48实验开发系统功能结构图,(1) BL1：实验或开发所需的各类基本信号发生模块。其中包括最多8通道的单次脉冲信号发生器、高低电平信号发生器、BCD码或8421码(十六进制)信号发生器。所有这些信号的发生主要由
4、BL6主控单元产生，并受控于系统板上的8个控制键。 (2) L5：CPLD/FPGA输出信息显示模块，其中包括直通非译码显示、BCD码7段译码显示、8421码7段译码显示、两组8位发光管显示、十六进制输入信号显示指示、声响信号指示等。同样，所有这些显示形式及形式的变换皆由BL6转换和独立控制。,(3) 在BL6的监控程序中安排了多达11种形式各异的信息矢量分布，即“电路重构软配置“。由此可见，虽然GW48系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于11套接口迥异的实验系统(参见第5.2节)。 (4) BL3：此模块主要是由一目标芯片适配座以及上面的CPLD/FPGA目
5、标芯片和编程下载电路构成。通过更换插有不同型号目标器件的目标板，就能对多种目标芯片进行实验。,(5) BL6使GW48系统的应用结构灵活多变。实际应用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型，以及所需的CPLD/FPGA目标芯片的I/O接口位置，从15张实验电路结构图(第5.2节)找到相适应的实验系统功能结构，并将该图的编号键入BL7，系统即进入了所需要的接口和实验模式。,5.1.3 系统主板结构与使用方法 如前所述，GW48系统的电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因此，从物理结构上看，实验板的电路结构是固定的，但
6、其内部的信息流在控制器的控制下将发生很大的变化。采用这种“电路重构软配置”设计方案的目的有三个：适应更多的实验与开发项目；适应更多的PLD公司的器件；适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法的说明如下。,(1) SWG9/SW9：图5.3的BL7主要由图5.1上的SWG9和SW9构成。通过它的选择，能使实验板产生10种不同的实验结构。控制方法如下：实验前，根据某一实验对FPGA/CPLD目标芯片的接口需求，在5.2节的15张实验电路结构图中选择一种适用的结构，例如选择了图5.8，需按动系统板上的SW9键，直至数码管SWG9显示“3“，于是系统即进入了图5.8所示
7、的实验电路结构。但当SWG9显示为A时，系统板即变成一台数字频率计，测频输入端为系统板右下角的JP1B插座，测频范围为1 Hz500 kHz。,(2) B2：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片将有不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商的所有具备isp下载功能的CPLD和FPGA。目标板上的芯片引脚由“I/Ox”或单纯输入引脚表示，其中的x为I/O口的序号，它们又对应各自的引脚序号。如ispLSI1032E的“I/O25”对应第54引脚，而XCS05的“I/O25”则对应第37引脚(参见5.3节)，其他公司不同的芯片也对应不同的引脚数。
8、但是，GW48系统板上只有一对目标板插座(图5.2)，如何适应不同公司的不同的CPLD/FPGA目标芯片呢？方法是如图5.2那样，将系统板上的两条共78芯的目标板插座CON1/CON2与目标芯片引脚相连的端口定义为PIOx或CLOCKx，而使它们又对应于5.2节的实验电路结构图上的PIOx引脚。,然后将此目标板插座上的信号名与不同的FPGA和CPLD芯片的引脚信号列出对照表(5.3节)。例如，对于一块插有ispLSI1032E的目标板，在实验中，此芯片的I/O57(2引脚号)将与系统板定义的CLOCK9相连，CLOCK9又恰好与系统板右下方(图5.1)的高频组时钟信号相接。于是，对于不同的适配
9、座上目标芯片的引脚号将与主系统板上的适配引脚PIOx和CLOCKx有不同的对应关系。第5.3节列出了10种芯片对系统板引脚的对应关系，以利在实验时经常查用。,(3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无须拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试测试。为了避免由于需要更新设计程序和编程下载而反复插拔目标芯片适配座，GW48系统设置了一对在线编程下载接口座J3A和J3B。图5.2列出了此接口座的连接信号，此接口插座可适用于不同PLD公司的FPGA
10、/CPLD的配置和编程下载，具体的引脚连接方式可参见表5.1。J3B在目标芯片适配座上，J3A在主系统板上。只要用一根系统附带的通信线就能用自己系统上的目标芯片进行在线编程了，从而可直接感受在系统(ISP)，或现场可编程(FPGA)的巨大优越性。,表5.1 在线编程座各引脚与不同PLD公司器件编程下载接口说明,(4) J2：为并行通信接口，通过通信线与微机的打印机口相连。EDA软件的下载控制信号和CPLD/FPGA的目标码将通过J2接口，完成对B2上的目标芯片的编程下载。编程电路模块能自动识别目标芯片适配座上不同PLD公司的CPLD/FPGA芯片及其下载方式，并作出相应的下载适配操作，这为实验
11、和系统开发带来极大的方便。此外应注意，下载结束后，一般不必拔下并行口的插头，目标芯片也能正常工作。但在刚开机后，由于PC机的并行口复位电平与各公司芯片下载电平的不一致，将会影响芯片的工作。,(5) 键18：为实验信号控制键，它的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参见5.2节。 (6) 数码18/D1D16：前者是LED数码显示器，后者是发光管，它们的显示方式和连线形式也与SW9的输入码有关，使用中也需参见5.2节。,(7) JP1A/JP1B/JP1C：为时钟频率选择模块。通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于JP1C，同时只能插一个短路帽，以
12、便选择输向CLOCK0的一种频率。由于CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。JP1B分三个频率源组，即如系统板所示的高频组、中频组和低频组，它们分别对应三组时钟输入端。例如，将三个短路帽分别插于JP1B座的2 Hz、1024 Hz和12 MHz，而另三个短路帽分别插于JP1A座的CLOCK4、CLOCK7和CLOCK8，这时输向目标芯片的三个引脚CLOCK4、 CLOCK7和CLOCK8分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说，通过JP1A/B的组合频率选择，最多只能提供
13、三个时钟频率。,(8) 目标芯片的声讯输出S1：可以通过在JP1B最上端是否插短路帽来选择是否将扬声器接到目标芯片的SPEAKER(图5.2)口上，即PIO50。如对于ispLSI1032，此口对应其I/O50(PIN5)，对于FLEX10K，对应CLRn(PIN3)。 (9) J7：为PS/2接口。通过此接口，可以将PC机的键盘或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验。连接方式参见“结构图NO.5B”(图5.16)。,(10) J6：J6为VGA视频接口，通过它可完成目标芯片对VGA显示器的控制。比如使目标芯片向VGA显示器输出一个标准的VGA显示信号。连
14、接方式参见“电路结构图NO.2”(图5.7)。 (11) EU3：单片机接口电路，它与目标板的连接方式也已标于主系统板上。连接方式可参见“实验电路结构图NO.5B”(图5.16)。注意：平时不能插单片机，以防冲突。,(12) J8/B8：J8为RS-232串行通信接口，B4是其接口电路，此接口电路是为单片机与PC机通信准备的。当目标板上FPGA/CPLD器件需要直接与PC机进行串行通信时，可参见“实验电路结构图NO.5B”(图5.16)，用两根短线短接主板上的“单片机系统”座上的两对孔。例如希望PC机串口的RXT和TXT分别与系统上的目标器件的PIO29和PIO30相接，则可将此20个PIN座
15、的PIN2与PIN18、PIN3和PIN17分别短接。,(13) EU2/AOUT/JP2：EU2为D/A转换接口电路。利用此电路模块，可以完成目标板芯片与D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅5.2节的“实验电路结构图NO.5C”(图5.17)，PIO2431D0D7，PIO38WR。D/A的模拟信号的输出接口是AOUT。JP2为转换方式和输出方式选择座。如系统板于JP2处所示： 当短路“D/A锁存”时，则D/A的信号WR将受PIO36信号的控制，完成数据锁存的输入方式； 当短路“D/A直通”，则D/A的信号WR不受PIO36信号的控制，数据将直通输入； 当短路“0 t
16、o +5”时，D/A的模拟输出幅度处于0+12 V间； 当分别短路“-5 to +”时，D/A的模拟输出幅度处于-12 V+12 V间： 当分别短路“滤波0”与“滤波1”时，D/A的模拟输出将获得不同程度的滤波效果。另外需注意，进行D/A接口实验时，需要接上12 V工作电源，插座在主板的左上角，请注意极性。,(14) ADC0809/AIN0/AIN1：外界模拟信号可以分别通过系统板左下侧的两个输入端AIN0和AIN1进入A/D转换器ADC0809的输入通道IN0和IN1，ADC0809与目标芯片直接相连。通过适当设计，目标芯片可以完成对ADC0809的工作方式确定、输入端口选择、数据采集与处理等所有控制工作，并可通过系统板提供的译码显示电路，将测得的结果显示出来。此项实验首先需参阅5.2节的“实验电路结构图NO.5A”(图5.15)的有关0809与目标芯片的接口方式，同时仔细了解系统板上的接插方法以及有关0809工作时序和引脚信号功能方面的资料。注意：不用0809时，需将左下角JP2的“A/D禁止”用短路帽短接。,(15) JP2(左下角座)
