《Verilog HDL数字系统设计——原理、实例及仿真 教学课件 ppt 作者 康磊 第1-7章 第1章》由会员分享，可在线阅读，更多相关《Verilog HDL数字系统设计——原理、实例及仿真 教学课件 ppt 作者 康磊 第1-7章 第1章（50页珍藏版）》请在金锄头文库上搜索。
1、第1章 概 述,1.1 EDA技术简介 1.2 可编程器件 1.3 Verilog HDL简介,1.1 EDA技术简介 现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化(EDA，Electronic Design Automation)技术。所谓EDA技术，就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言(HDL，Hardware Description Language)为系统逻辑描述手段完成的设计文件，自动地进行逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。,EDA技术在硬件实现方面融合了大规模集成电路制造技术、IC
2、版图设计技术、ASIC测试和封装技术、FPGA/CPLD编程下载技术、自动测试技术等；在计算机辅助工程方面融合了计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)、计算机辅助工程(CAE)技术以及多种计算机语言设计的概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术等。因此，EDA技术为现代电子理论和设计的表达与实现提供了可能，是现代电子设计的核心。,EDA技术使设计者的工作可以仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现，这是电子设计技术的一个巨大进步。另一方面，在现代高新电子产
3、品的设计和生产中，微电子技术和现代电子设计技术是相互促进、相互推动又相互制约的两个环节，前者代表了硬件电路物理层在广度和深度上的发展，后者则反映了现代先进的电子理论、电子技术、仿真技术、设计工艺和设计技术与最新的计算机软件技术有机的融合和升华。,1.1.1 EDA技术的发展 1EDA技术的分类 电子设计自动化(EDA)技术是一门迅速发展的电子设计技术，涉及面很广。一般从认识上可以将EDA技术分成狭义EDA技术和广义EDA技术。,2EDA技术涉及的内容 1) 大规模可编程逻辑器件 2) 硬件描述语言 3) EDA软件开发工具 4) 实验开发系统,1.1.2 EDA与传统电子设计方法的比较 随着E
4、DA技术的不断发展，其设计方法也发生着显著的变化，已经从传统的自下而上的设计方法转变成自上而下的设计方法。传统的电子设计方法是自下而上(Bottom-Up)的，如图1.1所示，是基于电路板的设计。,图1.1 传统的电子设计方法,这种设计方法以固定功能元件为基础，然后根据这些器件进行模块逻辑设计，完成各个模块后进行连接，最后形成系统。这种手工设计方法的缺点如下： (1) 设计主要依赖于设计人员的经验，复杂电路的设计、调试十分困难。 (2) 设计依赖已有的通用元器件，同时，如果某一过程存在错误，则查找和修改十分不便。 (3) 对于集成电路设计而言，设计实现过程与具体生产工艺直接相关，因此可移植性差
5、。 (4) 设计后期的仿真不易实现，只有在设计出样机或生产出芯片后才能进行实测。 (5) 设计实现周期长、灵活性差、耗时耗力、效率低下。,这种设计流程就是典型的自上而下(Top-Down)的设计方法，如图1.2所示。自上而下的设计方法将数字系统的整体逐步分解为各个子系统和模块，若子系统规模较大，则还需要将子系统进一步分解为更小的子系统和模块，层层分解，直至整个系统中各个子系统关系合理，并便于逻辑电路级的设计和实现为止。自上而下的设计可逐层描述，逐层仿真，直至满足系统指标。,图1.2 自上而下(Top-Down)的设计方法,采用自上而下的设计方法有如下优点： (1) 这是一种模块化的设计方法；
6、(2) 由于高层设计同器件无关，可以完全独立于目标器件的结构，因此在设计的最初阶段，设计人员可以不受芯片结构的约束，集中精力对产品进行最适应市场需求的设计，从而避免了传统设计方法中的再设计风险，缩短了产品的上市周期； (3) 由于系统采用硬件描述语言进行设计，可以完全独立于目标器件的结构，因此设计易于在各种集成电路工艺或可编程器件之间移植； (4) 多个设计者可同时进行设计； (5) 具有强大的系统建模、电路仿真功能；,(6) 开发技术已经标准化、规范化，IP核具有可利用性； (7) 适用于高效率、大规模系统设计的自上而下的设计方案； (8) 全方位地利用计算机自动设计、仿真和测试技术； (9
7、) 对设计者的硬件知识和硬件经验要求低； (10) 高速性能好； (11) 纯硬件系统具有高可靠性。 EDA设计方法与传统电子设计方法的比较见表1.1。,1.1.3 EDA的开发过程 基于EDA的电子设计流程如图1.3所示。,图1.3 EDA工程设计流程,1文本编辑/原理图编辑输入与修改 2逻辑综合和优化 3行为仿真 4目标器件的布线/适配 5功能仿真和时序仿真 6目标器件的编程/下载 7硬件仿真与测试,1.2 可 编 程 器 件 1.2.1 可编程逻辑器件概述 随着数字电路的普及，传统的定制数字集成电路器件已满足不了应用的需求，可编程逻辑器件(PLD)应运而生，并逐渐地成为主流产品。PLD与
8、传统定制器件的主要区别是它的可编程性，它的逻辑功能是由用户设计的，并且一般都可重复编程和擦除，即PLD是能够为客户提供范围广泛的多种逻辑能力、特性、速度和电压特性的标准成品部件，而且此类器件的功能可在任何时间修改，从而实现多种不同的功能。对于可编程逻辑器件，设计人员可利用价格低廉的软件工具快速开发、仿真和测试其设计。,1.2.2 PLD的发展历史 根据可编程逻辑器件(PLD)发展时期的不同特点，可将其分为以下四个阶段。 第一阶段(20世纪70年代初到70年代中)：PLD诞生及简单PLD发展阶段。 第二阶段(20世纪70年代中到80年代中)：乘积项可编程结构PLD发展与成熟阶段。 第三阶段(20
9、世纪80年代中到90年代末)：复杂可编程逻辑器件的发展阶段。 第四阶段(20世纪90年代末至今)：复杂可编程逻辑器件的成熟阶段。,1.2.3 可编程逻辑器件的分类 根据PLD器件的与阵列和或阵列的编程情况及输出形式，可编程逻辑器件通常可分为如下四类。 第一类是与阵列固定、或阵列可编程的PLD器件，以可编程只读存储器(PROM)为代表。 第二类是与阵列和或阵列均可编程的PLD器件，以可编程逻辑阵列(PLA)器件为代表。 第三类是与阵列可编程、或阵列固定的PLD器件，以可编程阵列逻辑(PAL)器件为代表。 第四类是具有可编程输出逻辑宏单元的通用PLD器件，以可编程通用阵列逻辑(GAL)器件为主要代
10、表。,图1.4 可编程逻辑器件的集成密度分类,1.2.4 CPLD的结构与工作原理 复杂可编程逻辑器件(CPLD)的规模大、结构复杂，属于大规模集成电路范围。CPLD主要由可编程逻辑宏单元(LAB)、可编程I/O单元和可编程内部连线(PIA)三大部分构成，如图1.5所示为Altera公司MAX7128S的典型结构。,图1.5 MAX7128S的典型结构,1可编程逻辑宏单元 所谓宏单元就是由一些与或阵列加上触发器构成的，其中的“与或”阵列完成组合逻辑功能，触发器用以完成时序逻辑功能，主要有以下特点： (1) 多触发器结构和“隐埋”触发器结构。 (2) 乘积项共享结构。 (3) 异步时钟和时钟选择
11、。 2可编程I/O单元 3可编程内部连线,1.2.5 FPGA的结构与工作原理 现场可编程门阵列(FPGA)是在PAL、GAL、EPLD、CPLD等可编程器件的基础上进一步发展的产物，它是作为ASIC领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路有限的缺点。,如前所述，FPGA是由存放在片内的RAM来设置其工作状态的，因此工作时需要对片内RAM进行编程。用户可根据不同的配置模式，采用不同的编程方式。FPGA有如下几种配置模式： (1) 并行模式。并行PROM、Flash配置FPGA。 (2) 主从模式。一片PROM配置多片FPGA。 (3) 串行模式。串行
12、PROM配置FPGA。 (4) 外设模式。将FPGA作为微处理器的外设，由微处理器对其编程。,图1.6 FPGA芯片的内部结构,1可编程输入/输出单元 可编程输入/输出单元(IOB)简称I/O单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/输出信号的驱动与匹配要求，其内部结构示意图如图1.7所示，主要由输入触发器、输入缓冲器、输出触发/锁存器和输出缓冲器组成。,图1.7 典型的IOB内部结构示意图,2可配置逻辑模块 可配置逻辑模块(CLB)是FPGA内的基本逻辑单元。CLB的实际数量和特性会根据器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些可选
13、电路(多路复用器等)和触发器组成。开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多个(一般为4个或2个)相同的Slice和附加逻辑构成，Xilinx公司的CLB结构示意图如图1.8所示。CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。,图1.8 Xilinx公司的CLB结构示意图,3数字时钟管理模块 业内大多数FPGA均提供数字时钟管理(DCM)模块(Xilinx公司的全部FPGA均具有这种特性)。Xilinx公司推出的最先进FPGA，提供数字时钟管理功能和相位环路锁定功能。相位环路
14、锁定功能可以提供精确的时钟综合，且能够降低抖动，并实现过滤功能。,4嵌入式块RAM 大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。块RAM可被配置为单端口RAM、双端口RAM、相联存储器(CAM)以及FIFO等常用存储结构。RAM、FIFO的概念较普及，在此不再冗述。,5底层内嵌功能模块和内嵌专用硬核 内嵌功能模块主要指延时锁定循环(DLL，Delay Locked Loop)、锁相环(PLL，Phase Locked Loop)、数字信号处理(DSP)和中央处理器(CPU)等软核(Soft Core)。现在，越来越丰富的内嵌功能使得单片FPGA成为了系统级的设计
15、工具，并具备了软、硬件联合设计的能力，逐步向SOC平台过渡。,DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。Xilinx公司的芯片上集成了DLL，Altera公司的芯片上集成了PLL，Lattice公司的新型芯片上同时集成了PLL和DLL。PLL和DLL可以通过IP核生成的工具进行管理和配置。DLL的结构示意如图1.9所示。,图1.9 典型的DLL结构示意图,6布线资源 布线资源用以连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划
16、分为以下几类： (1) 全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线； (2) 长线资源，用以完成芯片内各Bank间的高速信号和第二全局时钟信号的布线； (3) 短线资源，用于完成基本逻辑单元之间的逻辑互连和布线； (4) 分布式的布线资源，用于专有时钟、复位等控制信号线。,1.2.6 CPLD和FPGA的编程与配置 1CPLD/FPGA器件配置的下载分类 CPLD/FPGA的编程与配置就是指将已经设计好的硬件电路的网表文件通过编程器或编程电缆下载到CPLD/FGPA器件中。 CPLD/FPGA器件的工作状态(模式)主要有如下三种： 用户状态(User Mode)，即电路中CPLD/FPGA器件正常工作时的状态； 配置状态(Configuration Mode)或者下载状态，指将编程数据装入CPLD/FPGA器件的过程
