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1、5.1 通用EDA实验开发系统概述 5.2 GW48型EDA实验开发系统的使用,第5章 EDA实验开发系统,5.1.1 EDA实验开发系统的基本组成 根据EDA实验开发系统的基本功能，其基本组成一般包括： 实验开发所需的各类基本信号发生模块，如多组时钟信号、脉冲信号、高低电平信号等； CPLD/FPGA输出信号驱动显示模块，包括数码管或液晶显示、发光管显示、声响显示等； 监控程序模块，如提供“电路重构软配置”的单片机系统等； 目标芯片适配座以及CPLD/FPGA目标芯片和编程下载电路； 其他转换电路系统及各种扩展接口。,5.1 通用EDA实验开发系统概述,5.1.2 EDA实验开发系统的性能指
2、标 为了满足EDA实验和开发进行硬件验证或演示需要，作为一个比较好的EDA实验开发系统，其基本性能指标应满足如下要求： (1) 能提供足够的实验开发所需的各类基本信号发生模块，如高频、中频、低频等各个频段的多组时钟信号，并且系统的最高工作频率应在50 MHz以上，具有多组正、负脉冲信号，具有10个以上的高、低电平开关，具有多组BCD编码开关等。,(2) 能提供足够的CPLD/FPGA输出信号驱动显示模块，包括数码管或液晶显示、发光管显示、声响显示等，对于数码管的显示应具有7段直显、外部译码后显示以及数据动态扫描显示。 (3) 主系统应用了“多任务重配置Reconfiguration”技术，可通
3、过控制按键随意改变系统的硬件连接结构，以满足不同实验和开发设计的应用需要。 (4) 系统具有通用编程能力，可通过单一编程线而不需作任何切换就可对35家主流公司的FPGA/CPLD进行识别和编程下载。,(5) 系统除具有丰富的实验资源外，还应有扩展的A/D、D/A、VGA视频、PS/2接口、RS232通信、单片机独立用户编程下载接口、100 MHz高频时钟源等EDA实验接口。 (6) 具有焊接技术规范性、主板用料高速高密性、系统承受的上限频率高、电路抗干扰性强、电磁兼容性良好等。,5.1.3 通用EDA实验开发系统的工作原理 作为通用EDA实验开发系统，必须满足几个基本条件： 能够使用多个世界主
4、流厂家的CPLD/FPGA的芯片； 具有“电路重构软配置”，能够利用在系统微处理器对I/O口进行任意定向设置和控制，从而实现CPLD/FPGA目标芯片I/O口与实验输入/输出资源可以以各种不同方式连接来构造形式各异的实验电路的目的； 具有万能通用插座； 具有通用编程能力。其中“电路重构软配置”和万能通用插座是关键。,通用EDA实验开发系统能满足使用不同厂家芯片进行各种EDA实验和开发的需要，其实现原理为：运用“电路重构软配置”的设计思想，实现CPLD/FPGA目标芯片I/O口与实验输入/输出资源可以各种不同方式连接来构造形式各异的实验电路的目的，而在不同的运行模式下，目标芯片I/O口与实验输入
5、/输出资源对应的连接关系则通过实验电路结构图来表示。通过使用万能通用插座而建立不同厂家不同芯片管脚号与通用万能插座的插座号的对照表，建立变化的I/O资源与特定的芯片管脚编号的联系。其实现步骤为：变化的I/O资源电路结构图插座号管脚对照表特定的芯片管脚号，其中万能插座的插座号是二者联系的桥梁。,5.1.4 通用EDA实验开发系统的使用方法 根据前述的通用EDA实验开发系统的工作原理，我们可得到使用通用EDA实验开发系统的基本步骤如下： (1) 根据所设计的实体的输入和输出要求，从实验电路结构图中选择合适的实验电路结构图，并记下对应的实验模式。 (2) 根据所选的实验电路结构图、拟采用的实验或开发
6、芯片的型号以及系统结构图信号名与芯片引脚对照表，确定各个输入和输出所对应的芯片引脚号，并将有关信息填入芯片引脚的锁定过程表格中，以供设计中的有关步骤使用。,(3) 进入EDA设计中的编程下载步骤时，首先在EDA实验开发系统断电的情况下，将EDA实验开发系统的编程下载接口，通过实验开发系统提供的编程下载线(比如并行下载接口扁平电缆线、USB下载线)与计算机的有关接口(比如打印机并行接口、USB接口)连接好，并将有关选择开关置于所要求的位置，然后接通EDA实验开发系统的输入电源，打开EDA实验开发系统上的电源开关，这时即可进行编程下载的有关操作。,(4) 编程下载成功后，首先通过模式选择键将实验模
7、式转换到前面选定的实验模式。若输入和输出涉及时钟、声音、视频等信号，还应将相应部分的短路帽或接口部分连接好。之后输入设计实体所规定的各种输入信号，即可进行相应的实验。,5.2.1 GW48型EDA实验开发系统介绍 1. 系统主要性能及特点 (1) GW48系统设有通用的在系统编程下载电路，可对Lattice、Xilinx、Altera、Vantis、Atmel和Cypress等世界六大PLD公司的各种ISP编程下载方式或现场配置的CPLD/FPGA系列器件进行实验或开发。其主系统板与目标芯片板采用接插式结构，动态电路结构自动切换工作方式，含可自动切换的12种实验电路结构模式。,5.2 GW48
8、型EDA实验开发系统的使用,(2) GW48系统基于“电路重构软配置”的设计思想，采用了I/O口可任意定向目标板的智能化电路结构设计方案，利用在系统微控制器对I/O口进行任意定向设置和控制，从而实现了CPLD/FPGA目标芯片I/O口与实验输入/输出资源以各种不同方式连接来构造形式各异的实验电路的目的。 (3) GW48系统除丰富的实验资源外，还扩展了A/D、D/A、VGA视频、PS/2接口、RS232通信、单片机独立用户系统编程下载接口、48 MHz高频时钟源及在板数字频率计，在其上可完成200多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与开发项目，从而能使实验更接近实际的工程
9、设计。,2. 系统工作原理 图5.1为GW48系列EDA实验开发系统的板面结构图；图5.2为GW48系统目标板插座引脚信号图；图5.3为其功能结构模块图。图5.3中所示的各主要功能模块对应于图5.1的器件位置恰好处于目标芯片适配座B2的下方，由一微控制器担任。,图5.1 GW48系列EDA实验开发系统的板面结构图,图5.2 GW48实验开发系统目标板插座引脚信号图,图5.3 GW48实验开发系统功能结构图,图5.3中各模块的功能分述如下： (1) BL1：实验或开发所需的各类基本信号发生模块。其中包括最多八通道的单次脉冲信号发生器、高/低电平信号发生器、BCD码或8421码(十六进制)信号发生
10、器。所有这些信号的发生主要由BL6主控单元产生，并受控于系统板上的八个控制键。 (2) BL5：CPLD/FPGA输出信息显示模块。其中包括直通非译码显示、BCD码七段译码显示、8421码七段译码显示、两组8位发光管显示、十六进制输入信号显示指示、声响信号指示等。同样，所有这些显示形式及形式的变换皆由BL6转换和独立控制。,(3) 在BL6的监控程序中安排了多达11种形式各异的信息矢量分布，即“电路重构软配置”。由此可见，虽然GW48系统从硬件结构上看，是一个完全固定下来的实验系统，但其功能结构却等同于11套接口迥异的实验系统。 (4) BL3：此模块主要是由一目标芯片适配座以及上面的CPLD
11、/FPGA目标芯片和编程下载电路构成。通过更换插有不同型号目标器件的目标板，就能对多种目标芯片进行实验。,(5) BL6使GW48系统的应用结构灵活多变。实际应用中，该模块自动读取BL7的选择信息，以确定信息矢量分布。实验前，可根据实验类型以及所需的CPLD/FPGA目标芯片的I/O接口位置，从本系统给出的各种实验电路结构图中找到相适应的实验系统功能结构，并将该图的编号键入BL7，系统即进入了所需要的接口和实验模式。,3. 系统主板结构与使用方法 如前所述，GW48系统的电路结构是可控的，即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因此，从物理结构上看，实验板的电路结构是固定的，
12、但其内部的信息流在控制器的控制下将发生很大的变化。采用这种“电路重构软配置”设计方案的目的有三个：适应更多的实验与开发项目；适应更多的PLD公司的器件；适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法的说明如下：,(1) SWG9/SW9：图5.3的BL7主要由图5.1上的SWG9和SW9构成。通过它的选择，能使实验板产生12种不同的实验结构。控制方法为：实验前，根据某一实验对FPGA/CPLD目标芯片的接口需求，在从本系统给出的各种实验电路结构图中选择一种适用的结构，如选择了图5.8，需按动系统板上的SW9键，直至数码管SWG9显示“3”，系统即进入了图5.8所示的实
13、验电路结构。,(2) B2：是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片将有不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商的所有具备ISP下载功能的CPLD和FPGA。目标板上的芯片引脚由“I/Ox”或单纯输入引脚表示，其中的x为I/O口的序号，它们又对应各自的引脚序号。如ispLSI1032E的“I/O25”对应第54引脚，而XCS05的“I/O25”则对应第37引脚(见5.2.3节的表5.3)，其他公司不同的芯片也对应不同的引脚数。但是，GW48系统板上只有一对目标板插座(见图5.2)。,如何适应不同公司的不同的CPLD/FPGA目标芯片呢？方法如图
14、5.2所示，将系统板上的两条共78芯的目标板插座CON1/CON2与目标芯片引脚相连的端口定义为PIOx或CLOCKx，使它们又对应于5.2节的实验电路结构图上的PIOx引脚。然后将此目标板插座上的信号名与不同的FPGA和CPLD芯片的引脚信号列出对照表(见5.2.3节的表5.3和表5.4)。,例如，对于一块插有ispLSI1032E的目标板，在实验中，此芯片的I/O57(2号引脚)将与系统板定义的CLOCK9相连，CLOCK9又恰好与系统板右下方(见图5.1)的高频组时钟信号相接。于是，对于不同的适配座上目标芯片的引脚号将与主系统板上的适配引脚PIOx和CLOCKx有不同的对应关系。表5.3
15、和表5.4列出了10种芯片对系统板引脚的对应关系，以便在实验时经常查用。,(3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目标芯片适配座无需拔下，但如果要进行应用系统开发、产品开发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真设计后，就有必要将连有目标芯片的适配座拔下插在自己的应用系统上进行调试。为了避免由于需要更新设计程序和编程下载而反复插/拔目标芯片适配座，GW48系统设置了一对在线编程下载接口座J3A和J3B。,图5.2列出了此接口座的连接信号，此接口插座可适用于不同PLD公司的FPGA/CPLD的配置和编程下载，具体的引脚连接方式可参见表5.1。J3B在目标芯片适配座
16、上，J3A在主系统板上。只要用一根系统附带的通信线就能用自己系统上的目标芯片进行在线编程了，从而可直接感受在系统(ISP)或现场可编程(FPGA)的巨大优越性。,表5.1 在线编程座各引脚与不同PLD公司 器件编程下载接口说明,(4) J2：为并行通信接口，通过通信线与微机的打印机口相连。EDA软件的下载控制信号和CPLD/FPGA的目标码将通过J2接口，完成对B2上的目标芯片的编程下载。编程电路模块能自动识别目标芯片适配座上不同PLD公司的CPLD/FPGA芯片及其下载方式，并作出相应的下载适配操作，这为实验和系统开发带来了极大的方便。此外应注意，下载结束后，一般不必拔下并行口的插头，目标芯片也能正常工作。但在刚开机后，由于PC机的并行口复位电平与各公司芯片下载电平的不一致，将会影响芯片的工作。,(5) 键18：为实验信号控制键，它的功能及其与主系统的连接方式随SW9的模式选择而变，使用中需参考5.2.2节。 (6) 数码18/D1D16：前者是LED数码
