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1、,第八章 时序逻辑电路,第一节 触发器 第二节 计数器 第三节 寄存器,返回主目录,第一节 触发器,一、基本RS触发器,基本RS触发器又称为RS锁存器，在各种触发器中，它的结构最简单，却是各种复杂结构触发器的基本组成部分。 1 与非门组成的基本2R 触发器 (1)电路组成,图8-1 基本RS触发器,(2)逻辑功能分析 在基本RS触发器中，触发器的输出不仅由触发信号来决定，而且当触发信号消失后，电路能依靠自身的正反馈作用，将输出状态保持下去，即具备记忆功能。,=,=0或Q=0、,=,1）当 = =1时，电路有两个稳定状态：Q=1、 =0或Q=0、 =1，我们把前者称为1状态或置位状态，把后者称为
2、0状态或复位状态。,2）当 =1、 =0时，Q=1， =0，触发器被置成1状态。 3）当 =0、 =1时， =1，Q=0，触发器被置成0状态。 4）当 =0、 =0时，Q= =1，这是一种未定义的状态，既不是1状态，也不是0状态，这种状态是不稳定的，我们称之为不定状态。,分析,分析3,分析,分析2,1,0,0,1,1,1,1,0,0,1,1,1,结论,1,1,Qn,1,0,0,0,1,1,1,0,0,0,1,1,结论,1,0,0,0,0,1,0,0,1,1,结论,1,结论,不定,（3）逻辑功能的描述 触发器在接收触发信号之前的原稳定状态称为初态，用Qn表示；触发器在接收触发信号之后建立的新稳定
3、状态叫做次态，用Qn+1表示。触发器的次态Qn+1是由触发信号和初态Qn的取值情况所决定的。 1）状态转换特性表 含有状态变量的真值表叫做触发器的特性表。基本RS触发器的特性表如表8-1所示。表8-2为简化的特性表。,表8-1 基本RS触发器状态转换特性表,表8-2 简化的RS触发器特性表表,2）时序图（又称波形图） 时序图是以波形图的方式来描述触发器的逻辑功能的。在图8-1a所示电路中，假设触发器的初始状态为Q=0、 =1，触发信号的波形已知，则根据上述逻辑关系可以画出Q和 的波形，如图8-2所示。,图8-2 时序波形图,注：不讲波形画的过程,基本RS触发器除了可用上述与非门组成外，也可以利
4、用两个或非门来组成，其逻辑图和逻辑符号如图8-3所示。,图8-3 或非门组成的基本RS触发器 a）逻辑图 b）逻辑符号,2或非门组成的基本RS触发器,在这种基本RS触发器中，触发输入端R、S在没有加触发信号时应处于低电平状态，当加有触发信号时为高电平（称为高电平有效）。其特性表见表8-3、时序图如图8-4所示。,图8-4 或非门构成的RS触发器时序图,表8-3 或非门构成的RS触发器 特性表,二、同步RS触发器和D锁存器,1同步RS触发器 （1）电路组成 同步RS触发器是同步触发器中最简单的一种，其逻辑图和逻辑符号如图8-5所示。CP是时钟脉冲信号，高电平有效，即CP为高电平时，输出状态可以改
5、变，CP为低电平时，触发器保持原状态不变。Q和 是互补输出端。,图8-5 同步RS触发器 a） 逻辑图 b）逻辑符号,（2） 功能分析 1）当CP=0时，触发器保持原状态不变。 2）当CP=1时，触发器将按基本RS触发器的规律发生变化。此时，同步RS触发器的状态转换特性表与表8-3相同。,（3）初始状态的预置 在实际应用中，有时需要在时钟脉冲CP到来之前，预先将触发器设置成某种状态，为此，在同步RS触发器电路中设置了直接置位端和直接复位端。其工作情况可用图8-6的波形图来描述。,图8-6 同步RS触发器时序波形图,2同步D触发器 同步D触发器又称为D锁存器，其逻辑图和逻辑符号如图8-7所示。,
6、图8-7 同步D触发器 a）逻辑图 b）逻辑符号,时,功能,三、边沿触发器,1边沿D触发器 （1）逻辑符号 边沿D触发器的逻辑符号如图8-8所示。符号图中 、 端的小圆圈表示低电平有效。该触发器为CP上升沿触发（图中，CP端若有小圆圈表示触发器为CP下降沿触发）。,图8-8 边沿D触发器的逻辑符号,（2）工作特性 此种触发器的状态只有在CP的上升沿到来时才可能改变，除此之外，在CP的其它任何时刻，触发器都将保持状态不变，故把这种类型的触发器称为正边沿触发器或上升沿触发器。 除上述正边沿触发的D触发器之外，还有在时钟脉冲下降沿触发的负边沿D触发器，与正边沿D触发器相比较，只是触发器翻转时所对应的
7、时钟脉冲CP的触发沿不同，其所实现的逻辑功能均相同。,（3）逻辑功能描述 边沿D触发器在CP上升沿到来时的状态转换特性表如表8-4所示，表8-5为D触发器简化的特性表。图8-9为D触发器的时序图。,表8-4 D触发器状态转换特性表,表8-5 D触发器简化特性表,图8-9 D触发器时序图,（4）边沿D触发器的应用 74HC74是一种集成正边沿双D触发器，内含两个上升沿触发的D触发器。图8-10是利用74HC74构成的单按钮电子转换开关电路，该电路只利用一个按钮即可实现电路的接通与断开。,图8-10 74HC74应用电路,2边沿JK触发器 （1）边沿JK触发器的逻辑符号 图8-11为JK触发器的逻
8、辑符号，其中图a为CP上升沿触发，图b为CP下降沿触发，除此之外，二者的逻辑功能完全相同，图中J、K为触发信号输入端。,图8-11 边沿JK触发器 a）上升沿触发型 b）下降沿触发型,（2）JK触发器的逻辑功能 下降沿触发的JK触发器的逻辑功能见表8-6，表8-7为JK触发器简化的功能表，时序图如图8-12所示。,表8-6 JK触发器功能表,表8-7 JK触发器简化功能表,图8-12 JK触发器时序图,（3）边沿JK触发器的应用 74HC112内含两个下降沿JK触发器，图8-13a是利用74HC112组成的二分频和四分频电路。 分频是指电路输出信号的频率是输入信号频率的1/N（其中N为整数，即
9、分频次数），也就是说输出信号的周期是输入信号周期的N倍。,图8-13 74HC110构成的分频电路,第二节 计数器,一、计数器的功能和分类,计数器是一种应用广泛的时序逻辑电路，它不仅可用来对脉冲计数，而且还常用于数字系统的定时、延时、分频及构成节拍脉冲发生器等等。 计数器的种类繁多，按计数长度可分为二进制、十进制及N进制计数器。按计数脉冲的引入方式可分为异步工作方式和同步工作方式计数器两类。按计数的增减趋势可分为加法、减法及可逆计数器。 无论哪种类型的计数器，其组成和其它时序电路一样，都含有存储单元（这里通称为计数单元），有时还增加一些组合逻辑门电路，其中存储单元是由触发器构成的。,1异步二进
10、制加法计数器 1）电路组成 图8-14所示是利用3个下降沿JK触发器构成的异步二进制加法计数器。计数脉冲CP加至最低位触发器F0的时钟端，低位触发器的Q端依次接到相邻高位触发器的时钟端，因此它是异步计数器。,二、异步计数器,图8-14 异步二进制加法计数器,2）工作原理 该计数器的状态转换特性表见表8-8，时序图如图8-15所示。计数器的状态转换规律也可以采用如图8-16所示的状态转换图来表示。,图8-15 异步二进制加法计数器时序图,图8-16 异步二进制加法计数器状态转换图,表8-8 状态转换表,计数器还具有分频功能。由n个触发器构成的二进制计数器，其末级触发器输出脉冲频率为CP的1/2n
11、 ，即实现对CP的2n分频。 异步3位二进制加法计数器也可采用上升沿D触发器来构成，如图8-17a。,图8-17 上升沿触发的异步3位二进制加法计数器 a）逻辑图 b）时序图,2异步十进制加法计数器,图8-18所示是由4个JK触发器构成的8421码异步十进制加法计数器，该电路具有自启动和向高位计数器进位的功能。,图8-18 异步十进制加法计数器,十进制计数器状态转换表见表8-9，时序图如图8-19所示。,表8-9 十进制计数器状态转换表,图8-19 异步十进制加法计数器时序图,3异步N进制计数器 除了二进制和十进制计数器之外，在实际工作中，往往还需要其它不同进制的计数器，我们把这些计数器称为N
12、进制计数器。异步N进制计数器的构成方式和异步十进制计数器基本相同，也是在二进制计数器的基础上，利用一定的方法跳过多余的状态后实现的。例如，五进制计数器可以用三个触发器组成，其状态转换规律可以按图8-23所示的状态转换图进行。,图8-23 五进制计数器的状态转换图,三、同步计数器,1同步二进制加法计数器 如图8-21a所示是一个由3个JK触发器构成的同步3位二进制加法计数器，CP输入的是计数脉冲。其时序图如图8-21b所示 。同步3位二进制计数器的状态转换特性表与异步二进制计数器完全相同。,图8-21 同步3位二进制计数器 a）逻辑图 b）时序图,2同步十进制计数器 若在同步二进制计数器的基础上
13、，通过一定的方法跳过多余的无效状态后，也可构成同步十进制计数器。 同步十进制计数器的时序图和状态转换特性表与异步十进制计数器的完全相同。,74HC161是一种可预置数的同步计数器，在计数脉冲上升沿作用下进行加法计数，其主要功能如下： （1）清零 （2）预置数 （3）计数控制 （4）进位,四、通用集成计数器,图8-22所示是利用74HC161和一个与非门组成的六进制计数器。,图8-22 74HC161构成的六进制计数器,当需要位数更多的计数器时，可按如图8-23所示电路进行级联。,图8-23 74HC161的级联电路,第三节 寄存器,一、寄存器的功能和分类,存放数码的逻辑部件称为寄存器。寄存器必
14、须具有记忆单元触发器，因为触发器具有0和1两个稳定状态，所以一个触发器只能存放1位二进制数码，存放N位数码就应具备N个触发器。 一般寄存器都是在时钟脉冲的作用下把数据存放或送出触发器的，故寄存器还必须具有起控制作用的电路，以保证信号的接收和清除。 寄存器按所具备的功能不同可分为两大类：数码寄存器和移位寄存器。,二、数码寄存器,数码寄存器只具有接收数码和清除原有数码的功能。 1工作原理 图8-24是一个由4个D触发器构成的4位数码寄存器，在CP上升沿的作用下，将4位数码寄存到4个触发器中。,图8-24 数码寄存器,2集成数码寄存器 将构成寄存器的各个触发器以及有关控制逻辑门集成在一个芯片上，就可
15、以得到集成数码寄存器。 集成数码寄存器种类较多，常见的有两种：一种是由触发器构成的，另一种是由锁存器构成的。 锁存器与触发器的区别是：锁存器的时钟脉冲触发方式为电平触发，此时，时钟脉冲信号又称为使能信号，分高电平有效和低电平有效两种。当使能信号有效时，由锁存器组成的寄存器，其输出跟随输入数码的变化而变化（相当于输入直接接到输出端）；当使能信号结束时，输出保持使能信号跳变时的状态不变，因此这一类寄存器有时也称为“透明”寄存器。,三、移位寄存器,移位寄存器除具有存储数码的功能外，还具有使存储的数码移位的功能。 1单向移位寄存器 图8-25所示是用D触发器组成的单向移位寄存器。,图8-25 单向移位
16、寄存器,图8-29所示电路称为串行输入、并行输出、串行输出单向移位寄存器，简称串入/并出（串出）移位寄存器。其时序图如图8-26所示。,图8-26 单向移位寄存器数码移动过程时序图,移位寄存器的输入也可以采用并行输入方式。图8-27所示是一个串行或并行输入、串行输出的移位寄存器电路。在并行输入时，采用了两步工作方式 。,图8-27 串并输入/串行输出移位寄存器,若在单向移位寄存器中再添加一些控制门，可以构成在控制信号作用下既能左移又能右移的双向移位寄存器。,2集成移位寄存器 74HC164为串行输入/并行输出8位移位寄存器。它有两个可控串行数据输入端A和B，串行输入的数据等于二者的与逻辑。图8-28所示是利用74HC164构成的发光二极管循环点亮/熄灭控制电路。 R、C 构成上电复位电路。,图8-28 发光二极管循环点亮/熄灭控制电路,当需要位数更多的移位寄存器时，可利用多片74H
