《电子技术与实训 教学课件 ppt 作者 刘陆平 第8章 触发器和时序逻辑电路及其应用》由会员分享，可在线阅读，更多相关《电子技术与实训 教学课件 ppt 作者 刘陆平 第8章 触发器和时序逻辑电路及其应用（122页珍藏版）》请在金锄头文库上搜索。
1、第8章 触发器和时序逻辑电路及其应用,本章要点: 8.1 概述 8.2 触发器 8.3 寄存器 8.4 计数器,第8章 时序逻辑电路及其应用,本章要点: 本章主要介绍了一些常见触发器的电路结构与逻辑功能及其触发器逻辑功能的相互转换；接着介绍了数码寄存器、移位寄存器及计数器的基本工作原理，中规模集成计数器及应用。,返回,8.1 概述,数字电路的两大基本类型是组合逻辑电路和时序逻辑电路。组合逻辑电路以门电路为基本逻辑单元，其输出变量的状态完全由当时的输入变量的组合状态来决定，而与电路原来的状态无关，即组合逻辑电路没有记忆功能。时序逻辑电路是以触发器为基本逻辑单元，触发器的输出变量的状态不仅与当时的
2、输入变量的组合状态有关，而且还与电路原来的状态有关，即触发器具有记忆功能。图8-1所示为时序逻辑电路的结构框图。,返回,8.2 触发器,触发器是最简单的一种时序数字电路，触发器具有存储作用，也是构成其他时序逻辑电路的重要组成部分。触发器按其稳定工作状态可分为双稳态触发器、单稳态触发器和多谐振荡器。双稳态触发器按其逻辑功能又可分为RS触发器、JK触发器、D触发器、T触发器和T触发器；按其结构又可分为基本RS触发器、同步RS触发器、主从型触发器和边沿型触发器。边沿型触发器又包括维持阻塞型触发器（上升沿触发）和下降沿触发的触发器。,8.2 触发器,8.2.1 RS触发器 1.基本RS触发器 基本RS
3、触发器的逻辑图如图8-2（a）所示，是由两个与非门交叉联接而成。图8-2（b）为它的逻辑符号。 称为直接置位（或置1）端， 称为直接复位（或置0）端，而图中输入端引线上靠近方框的小圆圈表示触发器的触发方式为电平触发，低电平0（或负脉冲）有效。和 是基本RS触发器的两个互补输出端，它们的逻辑状态在正常条件下能保持相反。,8.2 触发器,(1)电路的特点 从基本RS触发器的逻辑图可得，基本RS触发器具有两个稳定状态：一个状态是1， 0，称为触发器的1态（或置位状态）；另一个状态是0， 1，称为触发器的0态（或复位状态）。 (2)逻辑功能 由于有两个信号输入端，所以输入信号有四种不同的组合，下面分四
4、种情况来分析基本RS触发器的逻辑功能。,8.2 触发器, = 1 、 1 ，触发器的状态将保持不变。因此触发器具有两个稳定状态，因而能用于记忆和存储0、1两个信息（或数据） 。 = 1 、 0 ，触发器的状态将直接置0（或复位），故 称直接复位（或置0）端。 = 0 、 1，触发器的状态将直接置1（或复位），故 称直接复位（或置1）端。 = 1 、 0 ， 1，互相相矛盾，而且当负脉冲同时由0变1后，触发器的状态将不能确定，所以这种情况在使用时应予禁止。,8.2 触发器,通过其逻辑功能分析可以看出，基本RS触发器不但可直接置位（ 0， 1）和直接复位（ 0， 1）；而且还具有存储和记忆0、1两
5、个信息（或数据）的功能。基本RS触发器的真值（或功能）表如表8-1所示。 2.同步RS触发器 上面介绍的基本RS触发器是各种双稳态触发器的共同部分，除此之外，触发器一般还具有控制电路部分，通过它把输入信号引导到基本RS触发器。图8-3（a）和（b）所示分别为同步RS触发器的逻辑图和逻辑符号。,8.2 触发器,（1）电路的特点 与非门G1和G2构成基本RS触发器，与非门G3和G4构成基本RS触发器的控制电路。 R和S分别为它的置0和置1信号输入端，高电平1有效。CP是它的时钟脉冲输入端，决定触发器的翻转时刻。当CP0时，G3和G4门的输出均为1，基本RS触发器保持原状态不变。当CP1时，由R和S
6、端的输入信号决定G3和G4门的输出状态，再进一步决定基本RS触发器的状态。 和 为它的直接置位端和直接复位端，可不受时钟脉冲CP的控制，直接对同步RS触发器置位和复位。,8.2 触发器,（2）逻辑功能 当C1时，R和S的状态才起作用，下面就R和S的四种不同的组合状态来讨论当C1时，同步RS触发器的逻辑功能。 S1、R0时，触发器的状态为1态。 S0，R1时，触发器的状态为0态。 S0、R0时，触发器保持原态不变 。 S1、R1时， 1，互相相矛盾，而且当负脉冲同时由1变0 后，触发器的状态将不能确定，所以这种情况在使用时应予禁止。,8.2 触发器,从上面分析可得出同步RS触发器真值表如表8-2
7、所示。其中n表示时钟脉冲来到之前触发器的输出状态，称为原态；n+1表示时钟脉冲来到之后触发器的输出状态，称为次态。 (3)特性方程 所谓的特性方程就是触发器的次态与原态及输入变量之间的逻辑关系，它是触发器逻辑功能的另一种表达形式。由同步RS触发器的真值表可知，当RS1，其输出状态不定，故其约束条件为RS0，即应排除RS1这种情况。所以同步RS触发器的特性方程为: n+1S n （RS0）,8.2 触发器,3.计数式RS触发器 若将同步RS触发器的端联到R端， 端联到S端，便可得计数式RS触发器的逻辑图如图8-4所示。若在它的CP端加上计数脉冲，则来一个计数脉冲，触发器就翻转一次，翻转的次数等于
8、脉冲的数目，所以它具有计数功能。 (1)计数工作原理 当0， 1时，在计数脉冲到来时，G3门的两个输入端均为1，它输出一个负脉冲，送到G1门的输入端，使触发器置1，此时1， 0，即触发器发生翻转。,8.2 触发器,当1， 0时，在计数脉冲到来时，G4门的两个输入端均为1，它输出一个负脉冲，送到G2门的输入端，使触发器置0，此时0， 1，即触发器发生翻转。也就是说不管触发器原态是什么，只要来一个触发脉冲，触发器就翻转一次，实现计数功能。 (2)存在问题 若计数脉冲太宽，在触发器翻转之后，控制电路将失控，从而导致错误。也就是在一个时钟脉冲C的作用下，触发器产生两次或多次翻转，即产生所谓的空翻现象，
9、造成触发器动作混乱。为什么会产生这种情况呢？,8.2 触发器,8.2.2 JK触发器 为了克服空翻现象，我们介绍另一种触发器，它不但可以计数，而且能克服空翻现象，还有其他许多优点，它就是主从型JK触发器。图8-5（a）所示是主从型JK触发器的逻辑图，它由主触发器和从触发器两部分组成，这两部分都是同步RS触发器，且通过一个非门使主触发器和从触发器的时钟脉冲相位反相。图8-5（b）所示是JK触发器的逻辑符号。 1. JK触发器的电路特点 （1）由图8-5（a）所示的主从型JK触发器的逻辑图可知，主触发器的SJ ，RK。触发器还可直接置位。,8.2 触发器,（2）主从型JK触发器的状态与从触发器的状
10、态是相同的。 （3）在时钟脉冲来到之后，即CP1时，非门输出为0，故从触发器的状态不变。此时主触发器的状态是什么，要看从触发器的状态以及J和K端所处的状态决定。当CP从1变为0，即C0时，非门输出为1，故主触发器的状态不变。此时从触发器的状态是什么？要看主触发器的状态，即由主触发器的状态而决定。 （4）从上面的特点可看出，主从型JK触发器是不会发生空翻的。,11.1 触发器,2. JK触发器的逻辑功能 （1）JK0，触发器也将保持原态不变。 （2）JK1，来一个脉冲，触发器就翻转一次，即触发器具有计数的功能。 （3）J1，K0 ，来一个脉冲，触发器的状态将与J相同，即n1J。 （4）J0，K1
11、 ，来一个脉冲，触发器的状态将与J相同，即n1J。,8.2 触发器,从上述分析可知，主触发器本身是一个同步RS触发器，所以在C1的全部时间里输入信号都将对主触器起控制作用，但由于、 端接回到了输入门上，所以，在C1期间，主触发器只翻转一次，一旦翻转了就不会翻回来。这时，主从型触发器把输入信号暂存在主触发器之中，为从触发器的翻转或不变作准备；当C下跳为0时，存储的信号起作用，使触发器翻转或不变。从上面的分析可得主从型JK触发器的真值表如表8-3所示。 3. JK触发器的特性方程 由主从型JK触发器的真值表可知，主从型JK触发器没有输出状态不定现象，故其没有约束条件。主从型JK触发器的特性方程为:
12、 n+1J n,8.2 触发器,8.2.3 D触发器 为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于C信号下降沿（或上升沿）到达时刻输入信号的状态，而在此之前和之后输入状态的变化对触发器的次态没有影响，我们把这种触发器叫做边沿型触发器。D触发器的结构有多种类型，我国生产的主要是维持阻塞型D触发器，它属于上升沿触发的边沿性触发器，它的作用主要是传输数据。图8-6所示是D触发器的逻辑图。 1. D触发器的电路特点 由图8-6所示的逻辑图可看出，它是由六个与非门组成，其中G5和G6组成数据输入电路，G3和G4组成时钟控制电路，G1和G2组成基本触发器。,8.2 触发器,2. D触
13、发器的逻辑功能 （1）D0 当时钟脉冲到来之前，即C0时，G3、G4和G6的输出均为1，而G5输入全为1，故输出为0。此时触发器的状态不变。当时钟脉冲从0变1，即C1时，G3、G5和G6的输出保持原状态不变，而G4由于输入全1，故输出为0。这个负脉冲使G2输出为1，再使G1输出为0，即此时触发器处于0状态。同时，G4的0输出信号反馈到G6的输入端，使在C1时，不论D作何变化，触发器保持0状态不变，不会发生空翻现象。,8.2 触发器,（2）D1 当时钟脉冲到来之前，即C0时，G3、G4和G5的输出均为1，而G6输入全为1，故输出为0。此时触发器的状态不变。当时钟脉冲从0变1，即C1时，G4和G5
14、的输出保持原状态不变，而G3由于输入全1，故输出为0。这个负脉冲使G1输出为1，再使G2输出为0，即此时触发器处于1状态。同时，G3的0输出信号反馈到G4、G5的输入端，使在C1时，不论D作何变化，只能改变G6的输出状态，而其它门的输出状态均保持不变，即触发器保持1状态不变，不会发生空翻现象。,8.2 触发器,从上面的分析可知，维持阻塞型D触发器具有在时钟脉冲上升沿触发的特点，即触发器的次态仅取决于C信号的上升沿到达时输入端D的逻辑状态。其逻辑功能为触发器的状态随着输入端D的状态而变化，但总比输入端D的状态的变化晚一步，即某个时钟脉冲来到之后触发器的状态和该时钟脉冲到来之前输入端D的状态一样。
15、所以它的真值表如表8-4所示，维持阻塞型D触发器的逻辑符号如图8-7所示。,8.2 触发器,下降沿触发的边沿性D触发器的逻辑功能与上升沿触发的边沿性D触发器的逻辑功能基本相似，不同的是下降沿触发的边沿性D触发器的次态仅取决于C信号的下降沿到达时输入端D的逻辑状态，其逻辑功能为触发器的状态随着输入端D的状态而变化，但总比输入端D的状态的变化晚一步，即某个时钟脉冲来到之后触发器的状态和该时钟脉冲到来之前输入端D的状态一样。所以它的真值表和上升沿触发的边沿性触发器的真值表相同如表8-4所示。 3. D触发器的特性方程 维持阻塞型D触发器不存在次态不定的问题，且次态n+1仅取决于控制输入端D的状态，而
16、与原状态无关，所以其特性方程为:n+1D,8.2 触发器,8.2.4 T和T触发器 1.T触发器 T触发器是数字电路逻辑设计中经常使用的一种触发器，但是一般不生产这种产品，因为它可以由主从JK触发器或维持阻塞D触发器转换得到（后面会讲到），T触发器的逻辑符号如图8-8所示，其中（a）图为下降沿触发，（b）图为上升沿触发。状态表如表8-5所示。 从T触发器的状态表可看出，当T0时，在时钟脉冲C的作用下，其状态保持不变。当T1时，在时钟脉冲C的作用下，其状态翻转。所以，T触发器又称为受控计数触发器。其特性方程为: n+1T n,8.2 触发器,2.T触发器 T触发器的逻辑功能是每来一个时钟脉冲C，触
