《Verilog HDL与CPLD FPGA项目开发教程 教学课件 ppt 作者 聂章龙 01 开发入门课件 任务三》由会员分享，可在线阅读，更多相关《Verilog HDL与CPLD FPGA项目开发教程 教学课件 ppt 作者 聂章龙 01 开发入门课件 任务三（10页珍藏版）》请在金锄头文库上搜索。
1、2019/5/20,1,【任务三】 CPLD/FPGA开发工具使用,2,学习目标设计,会采用原理图输入和Verilog HDL输入方式设计 一个简单的三人表决器，并下载到实验板进行实际运行,会利用数字资源、纸质资源查找、 使用Quartus II软件的资料,能力目标,能在几十分种之内学会CPLD/FPGA初步设计,3,学习目标设计,掌握原理图输入和Verilog HDL 输入方式设计的基础知识,掌握CPLD/FPGA开发设计的一般步骤,良好的软件使用技能,互帮互助的同学关系,积极主动的学习状态,4,教学情境设计,本节主要介绍CPLD/FPGA开发工具Quartus II的使用步骤，重点学习原理
2、图输入方式设计、文本输入方式设计及时序仿真过程，最终下载到实验板实际运行。,内容,5,教学任务,简单的三人表决器功能描述,设计输入,6,功能描述：三个人分别用手指拨开关SW0、SW1、SW2来表示自己的意愿，如果对某决议同意，各人就把自己的开关拨到“ON”（低电平），不同意就拨到“OFF”（高电平）。拨码开关的原理图如图1.3.1所示。,子任务一 简单的三人表决器功能描述,图1.3.1 8位拨码开关原理图,7,子任务二 设计输入,根据三人表决器的真值表，可以通过卡诺图化简得到： L1=SW0SW1+SW0SW2+SW1SW2 L2=L1,2.1 采用文本方式输入,8,实验步骤,双击桌面上 Qu
3、artus II7.2 的图标，启动 Quartus II7.2 软件 新建工程 输入设计文件 指定芯片的管脚 设置不用的引脚 编译 仿真 下载,module majority_voter(K1,K2,K3,L1,L2); output L1,L2; input K1,K2,K3; /其中K11，K22，K33为中间变量 and(K11,K1,K2); and(K22,K1,K3); and(K33,K2,K3); or(L1,K11,K22,K33); not(L2,L1); endmodule,9,10,步骤如下： 启动 Quartus II7.2 软件 新建工程 输入设计文件,2.2 采用原理图输入,原理图,
