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1、2019/5/20,1,第6章 时序逻辑电路,6.3.3 寄存器的应用实例,6.3.1 数码寄存器,6.3.2 移位寄存器,6.2 时序逻辑电路的分析,6.3 寄存器,6.1 时序逻辑电路概述,2019/5/20,2,复习,触发器按触发方式分类？各自特点？ 触发器按逻辑功能分类？各自功能表？,定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。 电路构成： 存储电路（主要是触发器，必不可少） 组合逻辑电路（可选）。 时序逻辑电路的状态是由存储电路来记忆和表示的。,第6章 时序逻辑电路,时序逻辑电路的结构框图,2019/5/20,4,按各触发器接受时钟信号的不同
2、分类： 同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。 异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。,本章内容提要： 时序逻辑电路基本概念、时序逻辑电路的一般分析方法； 异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理； 重点介绍几种中规模集成器件及其应用、介绍基于功能块分析中规模时序逻辑电路的方法。,2019/5/20,5,6.2 时序电路的分析方法 分析时序电路的目的是确定已知电路的逻辑功能和工作特点。具体步骤如下： (1) 写相关方程式。 根据给定的逻辑电路图写出电路中各个触发器的时钟方程、驱动
3、方程和输出方程。 时钟方程：时序电路中各个触发器CP脉冲的逻辑关系。 驱动方程：时序电路中各个触发器的输入信号之间的逻辑关系。 输出方程：时序电路的输出Z=f（A， Q），若无输出时此方程可省略。 ,2019/5/20,6,(2) 求各个触发器的状态方程。 将时钟方程和驱动方程代入相应触发器的特征方程式中，求出触发器的状态方程。 (3) 求出对应状态值。 列状态表：将电路输入信号和触发器现态的所有取值组合代入相应的状态方程，求得相应触发器的次态，列表得出。 画状态图（反映时序电路状态转换规律及相应输入、输出信号取值情况的几何图形）。 画时序图（反映输入、 输出信号及各触发器状态的取值在时间上对
4、应关系的波形图）。 (4) 归纳上述分析结果， 确定时序电路的功能。 ,2019/5/20,7,6.2.1 同步时序逻辑电路的分析举例 例 1 分析如图5.1 所示的时序电路的逻辑功能。 解: (1) 写相关方程式。 时钟方程 CP0=CP1=CP 驱动方程 J0=1 K0=1 J1= K1=,图61 时序电路,2019/5/20,8, 输出方程 Z=Q1Q0 (2) 求各个触发器的状态方程。 J K触发器特性方程为 Qn+1= 将对应驱动方程分别代入特性方程， 进行 化简变换可得状态方程：,2019/5/20,9,(3) 求出对应状态值。 列状态表： 列出电路输入信号和触发器原态的所有取值组
5、合，代入相应的状态方程， 求得相应的触发器次态及输出，列表得到状态表5.1所示。 画状态图如图5.2（a）所示，画时序图如图5.2（b）所示。 ,2019/5/20,10,图6.2 时序电路对应图形 (a) 状态图； (b) 时序图,2019/5/20,11,表6.1 状态表,(4) 归纳上述分析结果， 确定该时序电路的逻辑功能。 从时钟方程可知该电路是同步时序电路。 ,2019/5/20,12,从图6.2（a）所示状态图可知：随着CP脉冲的递增, 不论从电路输出的哪一个状态开始，触发器输出Q1Q0的变化都会进入同一个循环过程， 而且此循环过程中包括四个状态，并且状态之间是递增变化的。 当 Q
6、1Q0= 11时，输出Z = 1；当Q1Q0取其他值时，输出Z =0; 在Q1Q0变化一个循环过程中，Z = 1只出现一次，故Z为进位输出信号。 综上所述，此电路是带进位输出的同步四进制加法计数器电路。 ,2019/5/20,13,6.2.2 异步二进制加法计数器,必须满足二进制加法原则：逢二进一（1+1=10，即Q由10时有进位。） 组成二进制加法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）； 当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。,2019/5/20,14,图6-3 3位异步二进制加法计数器,仿真,（1）JK触发
7、器构成的3位异步二进制加法计数器（用CP脉冲下降沿触发） 电路组成, 工作原理,2019/5/20,15, 计数器的状态转换表,表6-2 3位二进制加法计数器状态转换表,2019/5/20,16, 时序图,图6-4 3位二进制加法计数器的时序图,2019/5/20,17, 状态转换图,图6.5 3位二进制加法计数器的状态转换图,圆圈内表示Q2Q1Q0的状态,用箭头表示状态转换的方向,2019/5/20,18, 结论,如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。,如果计数脉冲CP的频率
8、为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。,2019/5/20,19,异步二进制计数器的构成方法可以归纳为：, N位异步二进制计数器由N个计数型（T）触发器组成。,若采用下降沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出,若采用上升沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出,N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。,2019/5/20,20,异步二进制计数器的优点：电路较为简单。,缺点：进位
9、（或借位）信号是逐级传送的，工作频率不能太高；,状态逐级翻转，存在中间过渡状态 。,状态从111000的过程？,111110 100 000,2019/5/20,21,1. 寄存器通常分为两大类：,6.3 寄存器,数码寄存器：存储二进制数码、运算结果或指令等信息的电路。 移位寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。,2. 组成：触发器和门电路。,一个触发器能存放一位二进制数码； N个触发器可以存放N位二进制数码。,2019/5/20,22,3. 寄存器应用举例：,(1) 运算中存贮数码、运算结果。 (2) 计算机的CPU由运算器、控制器、译码器、寄
10、存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。,4. 寄存器与存储器有何区别?,寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。） 存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库）,2019/5/20,23,数码寄存器具有接收、存放、输出和清除数码的功能。 在接收指令（在计算机中称为写指令）控制下，将数据送入寄存器存放；需要时可在输出指令（读出指令）控制下，将数据由寄存器输出。,6.3.1 数码寄存器,图6-6 单拍工作方式的数码寄存器,1由D触发器构成的数码寄存器 （1）电路组成,CP：接收脉冲（控制信号
11、输入端),输出端,数码输入端,2019/5/20,24,（2）工作原理,当CP时，触发器更新状态， Q3Q2Q1Q0=D3D2D1D0，即接收输入数码并保存。,单拍工作方式：不需清除原有数据，只要CP一到达，新的数据就会存入。,常用4D型触发器74LS175、6D型触发器74LS174、8D型触发器74LS374或MSI器件等实现。,2019/5/20,25,2由D型锁存器构成的数码寄存器 （1）锁存器的工作原理,图5-7 锁存器,送数脉冲CP为锁存控制信号输入端，即使能信号（电平信号）。,工作过程： 当CP=0时，Q =D，电路接收输入数据； 即当使能信号到来（不锁存数据）时，输出端的信号随
12、输入信号变化；,当CP=1时，D数据输入不影响电路的状态，电路锁定原来的数据。 即当使能信号结束后（锁存），数据被锁住，输出状态保持不变。,2019/5/20,26,（2）集成数码锁存器74LS373,图6-8 8D型锁存器74LS373 (a) 外引脚图 (b) 逻辑符号,2019/5/20,27,表6-3 8D型锁存器74LS373功能表,2019/5/20,28,6.3.2 移位寄存器,移位寄存器除了具有存储数码的功能外，还具有移位功能。 移位功能：寄存器中所存数据，可以在移位脉冲作用下逐位左移或右移。 在数字电路系统中，由于运算（如二进制的乘除法）的需要，常常要求实现移位功能。,201
13、9/5/20,29,图6-9 4位右移位寄存器,1单向移位寄存器 单向移位寄存器，是指仅具有左移功能或右移功能的移位寄存器。 （1）右移位寄存器 电路组成,串行输入,同步时序逻辑电路,2019/5/20,30, 工作过程（仿真运行图5-9电路。 ）,将数码1101右移串行输入给寄存器（串行输入是指逐位依次输入）。 在接收数码前，从输入端输入一个负脉冲把各触发器置为0状态（称为清零）。, 状态表,表6- 4 4位右移位寄存器状态表,2019/5/20,31, 时序图,图6-10 4位右移位寄存器时序图,并行输出,串行输出,2019/5/20,32,图6-11 4位左移位寄存器,（2）左移位寄存器
14、,串行输入,异步清零,2019/5/20,33, 工作过程（仿真运行图5-11电路。 ）,将数码1011左移串行输入给寄存器。在接收数码前清零。, 状态表,表6-5 4位左移位寄存器状态表,2019/5/20,34, 时序图。,图6-12 4位左移位寄存器时序图,并行输出,串行输出,2019/5/20,35,2集成双向移位寄存器,在单向移位寄存器的基础上，增加由门电路组成的控制电路实现 。 74LS194为四位双向移位寄存器。与74LS194的逻辑功能和外引脚排列都兼容的芯片有CC40194、CC4022和74198等。,图6-13 双向移位寄存器74LS194 （a）外引脚图 （b）逻辑符号
15、,2019/5/20,36,表6-6 74LS194功能表,结论：清零功能最优先（异步方式）。 计数、移位、并行输入都需CP的到来（同步方式）,2019/5/20,37,工作方式控制端M1M0区分四种功能。,2019/5/20,38,6.3.3 寄存器的应用实例,数据显示锁存器； 序列脉冲信号发生器； 数码的串并与并串转换； 构成计数器,图6-14 2位数据显示锁存器,1数据显示锁存器,在许多设备中常需要显示计数器的计数值，计数值通常以8421BCD码计数，并以七段数码显示器显示。 问题：如果计数器的计数速度高，人眼则无法辨认显示的字符。 措施：在计数器和译码器之间加入锁存器，就可控制数据显示
16、的时间。,若锁存信号C1时，计数器的输出数据可通过锁存器到达译码显示电路；,若锁存信号C0时，数据被锁存，译码显示电路稳定显示锁存的数据。,2019/5/20,39,2序列脉冲信号发生器,序列脉冲信号是在同步脉冲的作用下，按一定周期循环产生的一组二进制信号。 如111011101110，每隔4位重复一次1110，称为4位序列脉冲信号。 序列脉冲信号广泛用于数字设备测试、通信和遥控中的识别信号或基准信号等。,图6-15 8位序列脉冲信号产生电路,M1M0=01，为右移方式， Q3经非门接DSR， 同时Q3作为OUT。,首先令CR0，输出端全为零，则DSR为1；,CP，DSR数据右移，Q3的输出依次为0000111100001111。,电路产生的8位序列脉冲信号为00001111。,
