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1、第12章 组合逻辑电路,12.1 组合逻辑电路的分析方法 12.2 组合逻辑电路的设计方法 12.3 常用组合逻辑功能器件,学 习 要 求 1掌握组合逻辑电路的分析和设计方法。 2掌握编码器、译码器、加法器和数据选择器的原理及使用方法。 3了解常用中规模集成电路的内部组成及使用方法。,图中I0、I1、In-1为某一时刻的输入；Y0、Y1、 Ym-1为该时刻的输出。组合逻辑电路的逻辑功能可用如下的逻辑函数来描述：,（1） 根据给定的逻辑电路图，写出各输出端的逻辑表达式。 （2） 将得到的逻辑表达式化简。 （3） 由简化的逻辑表达式列出真值表。 （4） 根据真值表和逻辑表达式对逻辑电路进行分析，判
2、断该电路所能完成的逻辑功能，作出简要的文字描述。,1组合逻辑电路的分析步骤,2组合逻辑电路分析举例 例12-1 组合逻辑电路如图12-2所示，分析该电路的逻辑功能。,图12-2 例12-2电路图,解：（1）由逻辑图逐级写出逻辑表达式。为了写表达式方便，借助中间变量P,（2） 化简与变换。 一般应变换成与或式或最小项表达式。,（3） 由表达式列出真值表，见表12-1。 （4） 分析逻辑功能 由真值表可知，当A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。 上例中输出变量只有一个，对于多输出变量的组合逻辑电路，分析方法完全相同。,表12-1 例12-1真值表,12.2
3、 组合逻辑电路的设计方法,1组合逻辑电路的设计步骤 组合逻辑电路的设计过程正好与分析过程相反，它是 根据给定的逻辑功能要求，找出用最少逻辑门来实现该 逻辑功能的电路。组合逻辑电路的设计可按以下步骤进 行： （1）分析给定的实际逻辑问题，根据设计的逻辑要求 列出真值表。 （2）根据真值表写出组合逻辑电路的逻辑函数表达式并化简。 （3）根据需要变换逻辑表达式并画出逻辑电路图。,2组合逻辑电路的设计举例 例12-2 设计一个三人表决电路，结果按“少数服从多 数”的原则决定。 解：（1） 根据设计要求建立该逻辑函数的真值表。 设三人的意见为变量A、B、C，表决结果为函数L。 对变量及函数进行如下状态赋
4、值：对于变量A、B、C，设 同意为逻辑“1”；不同意为逻辑“0”。对于函数L，设表决 通过为逻辑“1”；没通过为逻辑“0”。列出真值表如表12-2 所示。,（2） 由真值表写出逻辑表达式并化简。,该逻辑式不是最简，将其化为最简与或表达式,（3） 画出逻辑图如图12-3所示。,如果要求用与非门实现该逻辑电路，就应将表达式转换成与非与非表达式：画出逻辑图如图12-4所示。,图12-3 例12-2逻辑图 图12-4 用与非门实现的逻辑图,12.3 常用组合逻辑功能器件,12.3.1 编码器 1 二进制编码器 用n位二进制代码对2n个信号进行编码的电路称为二进制编码器。 3位二进制编码器有8个输入端3
5、个输出端，所以常称为8线-3线编码器，其功能真值表见表12-3，输入为高电平有效。,表12-3 三位二进制编码器真值表,由真值表写出各输出的逻辑表达式为：,用门电路实现的逻辑电路如图12-5所示。,图12-5 3位二进制编码器,2优先编码器,优先编码器是指允许同时输入两个以上的编码信号， 编码器给所有的输入信号规定了优先顺序，当多个输入 信号同时出现时，只对其中优先级最高的一个进行编 码。 74LS148是一种常用的8线-3线优先编码器。其真值表 如表12-4所示，其中为编码输入端，低电平有效。为编码 输出端，也为低电平有效，即反码输出。表中“”表示为 任意电平。其他功能：,（1） 为使能输入
6、端，低电平有效。 （2） 优先顺序为 ，即 的优先级最高，然后是 、 、 、。 （3） 为编码器的工作标志，低电平有效。 （4） 为使能输出端，高电平有效。,表12-4 74LS148优先编码器真值表,图12-6是74LS148的引脚排列图和逻辑功能示意图。,图12-6 74LS148的引脚图,12.3.2 译码器,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。 二进制译码器是把二进制的各种状态，按照其愿意译成对应输出信号的电路。 2线-4线译码器的真值表如表12-5 所示。EI为使能端，低电平有效。输出也为低电平有效。,表12-5 2线-4线译码器功能表,由表12
7、-5可写出各输出函数表达式：,用门电路实现2线-4线译码器的逻辑电路如图12-7所示。,图12-7 2线-4线译码器逻辑图,2集成3线-8线译码器74138,74138是一种典型的二进制译码器，其逻辑图如图12-8所示。它有3个输入端A2、A1、A0，8个输出端Y0Y7，所以常称为3线-8线译码器，属于全译码器。输出为低电平有效，G1、G2A和G2B为使能输入端。其功能表如表12-6所示。,图12-8 74138集成译码器逻辑图,表12-6 3线-8线译码器74138功能表,图12-9是74LS138的引脚排列图和逻辑功能示意 。,图12-9 74LS138的引脚排列图和逻辑功能示意,3 译码
8、器的应用,（1） 译码器的扩展,图12-10 两片74138扩展为4线-16线译码器,（2） 实现组合逻辑电路,例12-3 试用译码器和门电路实现逻辑函数,解：（1）将逻辑函数转换成最小项表达式，再转换成与非与非形式。,=m3+m5+m6+m7,=,（2）该函数有三个变量，所以选用3线-8线译码器74138。,图12-11 例12-3逻辑电路图,用一片74138加一个与非门就可实现逻辑函数L，逻辑图如图12-11所示。,（3）构成数据分配器,数据分配器：将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。它的作用与图12-12所示的单刀多掷开关相似。,图12-12,例12-4 用译码
9、器设计一个“1线-8线”数据分配器。,解：用译码器74138实现数据分配器的电路如图12-13 所示。图中，将数据从G2A输入，G1接1，G2B接0。根据 地质选择信号的不同，可将数据D分别从Y0Y7输出。,图12-13 用译码器构成数据分配器,4数字显示译码器,在数字系统中，常常需要将数字、字母、符号等直观地显示出来，供人们读取或监视系统的工作情况。能够显示数字、字母或符号的器件称为数字显示器。 常用的数字显示器有多种类型。 按显示方式分，有字型重叠式、点阵式、分段式等。 按发光物质分，有半导体显示器，又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。 目前应用最广
10、泛的是由发光二极管构成的七段数字显示器。,（1）七段数字显示器原理,按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种，如图12-15所示。,a）共阳极接法 b）共阴极接法 图12-15 半导体数字显示器的内部接法,(2) 七段显示译码器7448,七段显示译码器7448是一种与共阴极数字显示器配合使用的集成译码器，如图12-16所示，它的功能是将输入的4位二进制代码转换成显示器所需要的七个段信号ag。,图12-16 7448显示译码器,表12-8为它的逻辑功能表。 ag为译码输出端。另外，它还有3个控制端：试灯输入端LT、灭零输入端RBI、特殊控制端BI/RBO。其功能为： （1）正常译
11、码显示。LT=1，BI/RBO=1时，对输入为十进制数l15的二进制码（00011111）进行译码，产生对应的七段显示码。 （2）灭零。当输入RBI =0 ，而输入为0的二进制码0000时，则译码器的ag输出全0，使显示器全灭；只有当RBI =1时，才产生0的七段显示码。所以RBI称为灭零输入端。 （3）试灯。当LT=0时，无论输入怎样，ag输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。 LT称为试灯输入端。 （4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。,作输入使用时，如果BI=0时，不管其他输入端为何值，ag均输出0，显示器全灭。因此BI称为灭灯输
12、入端。 作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO 又称为灭零输出端。 将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。 在多位十进制数码显示时，整数前和小数后的0是无意义的，称为“无效0”。 在图12-17所示的多位数码显示系统中，就可将无效0灭掉。,表12-8 七段显示译码器7448的逻辑功能表,12.3.3 数值比较器 1数值比较器的基本概念及工作原理 在数字系统中，经常需要对两组二进制数进行比较，用来对两个位数相同的二进制整数进行数值比较并判定其大小关系的电路称为数值比较器。,
13、图12-17 具有灭零控制的七位数码显示系统,（1）1位数值比较器,1位数值比较器的功能是比较两个1位二进制数A和B的大小，比较结果有三种情况，即：AB、AB、AB。其真值表如表12-9所示。 由真值表写出逻辑表达式： F AB = F AB = FA=B =,表12-9 1位数值比较器真值表,由以上逻辑表达式可画出逻辑图如图12-18所示。,图12-18 1位数值比较器逻辑图,（2）考虑低位比较结果的多位比较器 2位数值比较器的真值表如表12-10所示。其中A1、B1、A0、B0为数值输入端，IAB、IAB 、IAB为级联输入端，是为了实现2位以上数码比较时，输入低位片比较结果而设置的。FA
14、B、FAB 、FAB为本位片三种不同比较结果输出端。,表12-11 2位数值比较器的真值表,由此可写出如下逻辑表达式： FAB （A1B1）+（A1B1) (A0B0）+（A1B1) (A0B0) IAB FAB （A1B1）+（A1B1）(A0B0)+（A1B1） (A0B0) IAB FAB （A1B1) (A0B0) IAB 根据表达式画出逻辑图如图12-19所示。图中用了两个l位数值比较器，分别比较（A1、B1）和（A0、B0），并将比较结果作为中间变量，这样逻辑关系比较明确。,图12-19 2位数值比较器逻辑图,2 集成数值比较器及其应用,(1) 集成数值比较器7485 7485是典
15、型的集成4位二进制数比较器。如图12-20所示。,集成4位比较器,（2） 集成数值比较器的应用,1）单片应用。 一片7485可以对两个4位二进制数进行比较，此时级联输 入端IAB 、IAB 、IAB应分别接0、0、1。当参与比较的二 进制数少于4位时，高位多余输入端可同时接0或1。 2）数值比较器的位数扩展 a串联扩展方式，如图12-21所示。 b并联扩展方式，图12-22所示是采用并联方式用5片7485组成的16位二进制数比较器。,图12-21 采用串联方式组成的8位数值比较器,图12-22 采用并联方式组成的16位数值比较器,12.3.4 加法器,1加法器的基本概念及工作原理 (1) 半加器 半加器的真值表如表12-12所示。表中的A和B分别表 示被加数和加数输入，S为本位和输出，C为向相邻高位 的进位输出。由真值表可直接写出输出逻辑函数表达式:,用一个异或门和一个与门组成半加器，如图12-22所示。,表12-12 半加器的真值表,图12-23 由异或门和与门组成的半加器,2全加器,在多位数加法运算时，除最低位外，其他各位都需要考虑低位送来的进位。全加器就具有这种功能。全加器的真值表如表12-13所示。表中的Ai和Bi分别表示被加数和加数输入，Ci-1表示来自相邻低位的进位输入。Si为本位和输出，Ci为向相邻高位的进位输出。 由真值表直接写出Si和Ci的输出逻辑函数表达式
