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1、第七章 异步时序电路,7.1 异步时序电路的特点及模型 7.2 脉冲异步时序逻辑电路 7.3 电平异步时序逻辑电路,7.1 异步时序逻辑电路的特点及模型,X1,XK,Z1,Zm,w1,wr,Q1,Qr,逻辑,组合,触发器,脉冲型异步时序电路框图,X1,XK,Z1,Zm,Y1,Yr,y1,yr,逻辑,组合,延迟线,延迟线,电平型异步时序电路框图,7.2 脉冲异步时序电路 7.2.1 脉冲异步时序电路分析,例1: 试分析下列电路,时钟方程：,激励方程：,状态方程：,Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 CP3 CP2 CP1,时钟方程：,状态方程：,000,001,010,0
2、11,100,101,110,111,状态图,Q3n Q2n Q1n,1,2,3,4,5,CP,6,7,8,时序图,例2 试分析下列电路,时钟方程：,激励方程:,状态方程:,Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 CP3 CP2 CP1,时钟方程：,状态方程:,000,001,010,011,100,101,110,111,状态图,Q3n Q2n Q1n,1,2,3,4,5,CP,6,7,Q1n,Q2n,Q3n,8,时序图,例3: 试分析下列电路,时钟方程:,状态方程:,激励方程:,时钟方程:,状态方程:,状态图,Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1
3、CP3 CP2 CP1,时序图,110,101,111,000,010,001,100,011,例4 : 试分析下列电路,1,2,3,4,CP,Q2n,Q1n,Z,7.2.2 脉冲异步时序逻辑电路的设计,设计时将J-K触发器的特征方程写为：,Qn Qn+1 CP J K,Qn Qn+1 CP J K,0 0 d 0 d,0 1 1 1 d,1 0 1 d 1,1 1 d d 0,1 1 0 d d,1 0 1 d 1,0 1 1 1 d,0 0 0 d d,根据要求，先做六进制加法计数器的状态图。,即将时钟控制端当作激励端来看.故可得以下J-K,触发器的激励表:,000 001 010,101
4、 100 011,/0,/0,/0,/0,/0,/1,根据状态转换图可做下列状态转换表:,0 0 0 0 0 1 0 0 1 0,0 0 1 0 1 0 d 1 1 0,0 1 0 0 1 1 0 0 1 0,0 1 1 1 0 0 1 1 1 0,1 0 0 1 0 1 0 0 1 0,1 0 1 0 0 0 1 d 1 1,1 1 0 d d d d d d d,1 1 1 d d d d d d d,000 001 010,101 100 011,/0,/0,/0,/0,/0,/1,Q3nQ2nQ1n Q3n+1 Q2n+1 Q1n+1 CP3 J3 K3 CP2 J2 K2 CP1 J
5、1 K1,0 0 0 0 0 1 0 d d 0 d d 1 1 d 0 0 1 0 1 0 d 0 d 1 1 d 1 d 1 0 1 0 0 1 1 0 d d 0 d d 1 1 d 0 1 1 1 0 0 1 1 d 1 d 1 1 d 1 1 0 0 1 0 1 0 d d 0 d d 1 1 d 1 0 1 0 0 0 1 d 1 d 0 d 1 d 1,1 1 0 d d d d d d d d d d d d 1 1 1 d d d d d d d d d d d d,Q2nQ1n,00,01,11,10,0,1,0,1,1,d,d*,0,0,d,Q3n,CP3,Q2nQ1n,
6、00,01,11,10,0,1,d,1,d,d,0*,d,d,d,Q3n,J3,Q2nQ1n,00,01,11,10,0,1,0,1,d*,d,1,0,0,d,Q3n,Q2nQ1n,00,01,11,10,0,1,d,d,0*,d,1,d,d,d,Q3n,J2,CP2,Q2nQ1n,00,01,11,10,0,1,1,1,1,d,1,1,1,d,Q3n,CP1,检查能否自启动:,J,Q3,Q3,K,J,Q2,Q2,K,J,Q1,Q1,K,CP,Z,1,&,例2 试用上升沿触发的D触发器设计一个5进制加法,计数器。,由时序图可见:,由此可作下列状态转换真值表：,0 0 0 0 0 1 0 d 1
7、 0,0 0 1 0 1 0 0 1 0 0,0 1 0 0 1 1 0 d 1 0,0 1 1 1 0 0 1 0 0 0,1 0 0 0 0 0 0 d 0 1,1 0 1 d d d d d d d,1 1 0 d d d d d d d,1 1 1 d d d d d d d,CP,Q0,Q1,Q2,Q2n,Q1nQ0n,00,01,11,10,0,1,0,1,d,d,0,0,0,d,D2,D,Q2,Q2,D,Q1,Q1,D,Q0,Q0,CP,Z,7.3 电平异步时序逻辑电路 7.3.1电平异步时序电路的定义,事实上，脉冲信号只不过是电平信号的一种特殊,形式。所谓电平信号是指信号的“0
8、”值和“1”的持续,时间是随意的，它以电位的变化作为信号的变化。,而脉冲信号的“1”值仅仅维持一个固定的短暂时刻，,它以脉冲信号的有、无标志信号的变化。显然，电,平信号在短时间内的两次变化便形成了脉冲。,X1,XK,Z1,Zm,Y1,Yr,y1,yr,逻辑,组合,延迟线,延迟线,X=X1 XK :输入状态,y=y1yr :二次状态,Y=Y1Yr :激励状态,Z=Z1Zm :输出状态,(X，y) :总态(全状态),:延迟元件的延迟时间,对其描述：,对上图的异步时序逻辑电路框图可用一组方程,输出方程 : Zi=fi (Xk , yr),激励方程 :Yj=fj (Xk , yr),二次状态方程 :
9、yjt+= Yjt ( j=1,2 r ),电路中，Z和Y是随X的变化而变化的。Y变化后经,过的延迟形成二次状态y反馈到输入端，从而引,起电路状态的进一步变化，直到Y=y，电路才进入,稳定状态。,7.3.2 电平异步时序电路的分析,分析步骤：,(1) 根据电路写出输出方程和激励方程,(2) 作出状态流程表,(3) 作出时序图,(4) 说明电路的功能,转换可预测，故对其输入信号的限制为：,为了使电平异步时序电路工作正常和电路状态,例1 : 试分析下列电路.,电路的激励方程和输出方程为:,X1,X2,Z=Y,t1,t2,t3,t4,t5,t6,t7,t8,t9,t10,t11,t12,t13,t1
10、4,t15,y,设电路的初始总态为(X1X2，y)=(00，0) Y=0,Y/Z,y X1X2=00 X1X2=01 X1X2=11 X1X2=10,(0)/0,1/1c,(0)/0b,(0)/0a,(1)/1,(1)/1d,0/0,(1)/1,0,1,下面用流程表来描述电路状态转换情况:,流程表中,加了括号的为稳定状态(即y=Y)。,例2 : 试分析下列电路.,10/0,01/0,00/0,(01)/1,00/0,00/1,(10)/0,00/0,0 0,0 1,1 1,1 0,y2 y1 X=0 X=1,二次状态 激励状态/输出状态(Y2Y1/Z),X,y2,y1,Y2,Y1,Z,设初始总
11、态为(1，10)，X的变化序列为1 0 1,7.3.3 电平异步时序逻辑电路的竞争和险象,竞争有临界竞争和非临界竞争之分。,不同的稳定状态。,临界竞争：指竞争的各种可能将使电路最终到达,例：分析下列流程表。,Y1 Y2 / Z,y1 y2 X1X2=00 X1X2=01 X1X2=11 X1X2=10,0 0 (00)/0 01/0 (00)/1 01/1,0 1 00/0 (01)/0 10/0 (01)/0,1 0 00/- (10)/1 (10)/0 11/0,1 1 00/0 10/0 00/1 (11)/1,下面讨论以上竞争是临界竞争还是非临界竞争：,Y1 Y2 / Z,y1 y2
12、X1X2=00 X1X2=01 X1X2=11 X1X2=10,0 0 (00)/0 01/0 (00)/1 01/1,0 1 00/0 (01)/0 10/0 (01)/0,1 0 00/- (10)/1 (10)/0 11/0,1 1 00/0 10/0 00/1 (11)/1,Y1 Y2 / Z,y1 y2 X1X2=00 X1X2=01 X1X2=11 X1X2=10,0 0 (00)/0 01/0 (00)/1 01/1,0 1 00/0 (01)/0 10/0 (01)/0,1 0 00/- (10)/1 (10)/0 11/0,1 1 00/0 10/0 00/1 (11)/1,
13、Y1 Y2 / Z,y1 y2 X1X2=00 X1X2=01 X1X2=11 X1X2=10,0 0 (00)/0 01/0 (00)/1 01/1,0 1 00/0 (01)/0 10/0 (01)/0,1 0 00/- (10)/1 (10)/0 11/0,1 1 00/0 10/0 00/1 (11)/1,再看当总态为(10，11)，输入X1X2由10变为00时，,激励状态将由11变为00。此时：,.,两个条件，则电路将产生临界竞争：,一总态出发，输入作相邻变化时，若同时满足以下,临界竞争产生的条件：在流程表中，当电路从某,(1) 两个(或两个以上)状态变量同时发生变化；,下面介绍消除临界竞争的方法：,例：对下表作无竞争的状态分配。,1、通过状态分配避免竞争,.,激励
