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1、1,第11章 触发器与时序逻辑电路, 11.1 双稳态触发器,11.2 寄存器,11.3 计数器,11.5 555定时器及其应用,11.4 中规模集成计数器组件及其应用,2,时序电路必然具有记忆功能，因而组成时序电路的基本单元是触发器。,时序逻辑电路的特点：,在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来的状态有关者，都叫做时序逻辑电路，简称时序电路。,3,11.1 双稳态触发器,触发器,触发器输出有两种可能的状态：0、1；,输出状态不只与现时的输入有关，还与原来的输出状态有关；,触发器是有记忆功能的逻辑部件。,按功能分类：R-S触发器、 JK触发器、D触发器、T
2、型等。,双稳态触发器,有两种稳定的状态“0”和“1”,信号触发时，可能,4,11.1.1 R-S 触发器,反馈,1. 基本R-S 触发器,电路,5,输入RD=0, SD=1时,若原状态：,1,1,0,0,0,1,输出仍保持：,功能：,6,输入RD=0, SD=1时,若原状态：,0,1,1,1,1,0,1,0,输出变为：,7,输入RD=1, SD=0时,若原状态：,1,0,1,0,1,0,1,1,输出变为：,8,输入RD=1, SD=0时,若原状态：,0,0,1,1,0,1,0,1,输出保持：,9,输入RD=1, SD=1时,若原状态：,1,0,1,1,1,0,0,1,输出保持原状态：,10,输
3、入RD=1, SD=1时,若原状态：,1,1,0,1,1,0,输出保持原状态：,11,输入0信 号撤走后 状态不定,输入0信 号撤走后 状态不定,输入RD=0, SD=0时,输出全是1,但当RD=SD=0同时变为1时，翻转快的门输出变为0，另一个不得翻转。,12,状态表,保持原状态,0信号后状态不确定,1,0,此状态应被禁止！,13,波形图,RD,SD,Q,禁用！,状态不定,逻辑符号,负脉冲触发,负脉冲触发,14,1) 基本R-S触发器为双稳态触发器，只要令RD=SD=1，触发器即保持原态。稳态情况下，两输出互补。一般定义Q为触发器的状态。,2) 在输入端加入负脉冲，可以使触发器状态变化。SD
4、端加入负脉冲，使Q=1，SD称为“置位”或“置1”端。RD端加入负脉冲，使Q=0，RD称为“复位”或“清0”端。,3) 触发器的翻转直接受输入信号的控制。,归纳：,15,2、可控RS触发器,电路,16,CP=0时,0,触发器保持原态,功能,17,CP=1时,1,输出取决于R-S两输入端的状态,18,状态表,CP脉冲过去后不确定,19,简化的状态表,Qn+1 -下一状态（CP过后）,Qn -原状态,正脉冲触发,逻辑符号,直接置“0”端,直接置“1”端,20,画出RS触发器的输出波形 。设触发器初始状态为“0”,CP,R,S,Q,使输出全为1,CP撤去后 状态不定,21,1）令RD=0，触发器输出
5、“0”； RD为直接置“0”端 SD=0，触发器输出“1”； SD为直接置“1”端 正常工作时，“RD” “SD”置1,2）CP=0，触发器输出状态无变化。保持原态； CP=1，触发器输出状态取决于R、S的状态。 触发器翻转的时刻应该在CP脉冲的上升沿， 触发器的输出状态取决于两输入端的状态。,3）若CP脉冲过宽，则在CP正脉冲期间，触发器可能产生空翻。边沿触发器可解决此问题。,归纳：,22,直接置“0”端,1. JK触发器,逻辑符号,下降沿触发!,直接置“1”端,11.1.2 边沿触发器,23,JK触发器的功能,J=K=0时：,Qn+1= Qn,保持原态,J=K=1 时：,来一个脉冲翻转一次
6、,J=0，K=1时：,Qn+1=0,Qn+1=1,J=1，K=0时：,输出与J的状态一致,JK触发器的状态表,24,波形图,CP,K,J,Q,保持,25,1、RD为直接置“0”端 SD为直接置“1”端 正常工作时，“RD” “SD”置1,2、CP下降沿 触发器触发翻转 负 边沿触发器,归纳：,26,2. D触发器,电路图,CP下降沿触发!,27,功能,D=0时,D=1时,28,CP下降沿触发!,状态表,逻辑符号,CP下降沿时,输出翻转为与D一致,29,CP上升沿触发!,状态表,逻辑符号,CP上升沿时,输出翻转为与D一致,30,CP,D,Q,画出D触发器的输出波形。设Q的初始状态为0。,CP上升
7、沿触发!,31,归纳：,1）RD为直接置“0”端 SD为直接置“1”端 正常工作时，“RD” “SD”置1,2）D触发器有负 边沿触发器，也有正边沿触发器（看符号）。,32,用各种触发器组成计数式触发器,1）可控R-S触发器,计数脉冲 输入端,对应于CP的每一个 上升沿都翻转一次,计数式触发器：来一个脉冲翻转一次,33,2）J-K触发器,计数脉冲 输入端,对应于CP的每一个 下降沿都翻转一次,1,1,34,3）D触发器,对应于CP的每一个 上升沿都翻转一次,计数脉冲 输入端,35,1）在应用触发器时，要特别注意触发形式，否则很容易造成整个数字系统工作不正常。,2）边沿触发抗干扰能力强，且不存在
8、空翻，应用较广泛。,注意！,36,应用举例,四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。,电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。,37,公用清零,公用时钟,74LS175管脚图,38,74LS175逻辑状态表,0,39,赛前先清零,输出为零发光管不亮,40,反相端都为1,1,41,若有一按钮被按下，比如第一个钮。,0,0,这时其它按钮被按下也没反应,42,11.2 寄存器,寄存器是计算机的主要部件之一，它用来暂时存放数据或指令。,N位寄存器,需N个双稳态触发器构成
9、,可存放N位二进制数据,寄存器的数据输入输出方式：,43,并行输入并行输出,串入串出,串入并出,并入串出,并入并出,串行输入串行输出,串行输入并行输出,并行输入串行输出,44,11.2.1 数码寄存器,四位数码寄存器,并行输入并行输出,45,46,11.2.2 移位寄存器,所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成左移寄存器、右移寄存器 和 双向移位寄存器三种：,47,D0 D,D1 Q0,D2 Q1,D3 Q2,移位脉冲,串行输出,设 d3d2d1d0 1011,串行输入,并行输出,清0,1 0 1 1,0 0 1 0,0
10、0 0 1,0 1 0 1,0 0 0 0,0,1,1,2,0,1,3,4,1,1,0,1,1,48,用波形图表示如下：,49,用波形图表示如下：,设初态Q3Q2Q1Q0 1011,50,功能表,51,11.3 计数器,计数器的功能和分类,1. 计数器的功能,记忆输入脉冲的个数；用于定时、分频、产生节拍脉冲及进行数字运算等等。,2. 计数器的分类,同步计数器和异步计数器。,加法计数器、减法计数器和可逆计数器。,有时也用计数器的计数容量(或称模数)来区分各种不同的计数器，如二进制计数器、十进制计数器、二十进制计数器等等。,N进制计数器：逢N进1。即经过N个脉冲后又回到原状态,52,11.3.1
11、异步计数器,在异步计数器中，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，因此各个触发器状态变换的时间先后不一，故被称为“ 异步计数器 ”。,组成异步计数器的触发器必须接成计数式触发器,53,例1. 三位二进制异步加法计数器。,计数脉冲,CP,1,2,3,4,5,6,7,8,1,0,1,1,下降沿,0,0,1,0,1,0,1,0,1,0,54,状态表,一位八进制计数器或三位二进制计数器,加法计数器,Q0 输出为二分频 Q1 输出为四分频Q2 输出为八分频,55,思考,用D触发器构成三位二进制加法计数器。,CP,计数脉冲,三位二进制异步加法计数器,功能
12、同前,56,请自行分析三位二进制异步减法计数器的工作过程。,优点：电路简单、可靠,缺点：速度慢,异步计数器特点：,57,在同步计数器中，各个触发器都受同一时钟脉冲输入计数脉冲的控制，因此，它们状态的更新几乎是同时的，故被称为 “ 同步计数器 ”。,11.3.2 同步计数器,三位二进制同步加法计数器,58,分析步骤：,1）列写各控制端的逻辑表达式：,J2 = K2 = Q1 Q0,J1 = K1 = Q0,J0 = K0 = 1,Q0： 来一个CP，它就翻转一次；,Q1：当Q01时，它可翻转一次；,Q2：只有当Q1Q011时，它才能翻转一次。,59,2 0 1 0 2,1 0 0 1 1,3 0
13、 1 1 3,4 1 0 0 4,5 1 0 1 5,6 1 1 0 6,7 1 1 1 7,8 0 0 0 0,2） 根据逻辑式及触发器的前一个状态确定其后一个状态，列写状态表，分析其状态转换过程,0 0 0 0 0,状态表,列一个循环,列一个循环,60,3）还可以用波形图显示状态转换表,4） 根据状态表或波形图分析电路功能,加法还是减法；,几进制？,三位二进制加法计数器,或,一位八进制加法计数器,同步计数器的特点:,优点：,速度快。,缺点：,脉冲源需功率大。,61,归纳,2、计数器的结构和特点：,异步计数器：,同步计数器：,各触发器的翻转时间受不同的信号控制，不同步,结构简单，速度慢,各触
14、发器的翻转时间受同一计数脉冲控制，需翻转时在同一个脉冲的有效沿同步翻转,速度快,3、计数器的分析：,异步计数器：,波形图状态表功能,同步计数器：,逻辑式状态表功能,1、计数器的概念：,功能：,分类：,62,同步十进制加法计数器,列写控制端的逻辑表达式：,J2 = K2 = Q1 Q0,J0 = K0 = 1,63,列出十进制加法计数器状态表,根据状态表分析电路功能,十进制同步加法计数器,十分频电路,64,异步,同步,分析图示电路为几进制计数器,J2 = Q1 Q0 ， K2 1,J1 = K1 1,1） 写出控制端的逻辑表达式,CP1=Q0,例1,65,2） 列写状态转换表，分析其状态转换过程
15、：,2 0 1 0 2,1 0 0 1 1,3 0 1 1 3,4 1 0 0 4,5 0 0 0 5,0 0 0 0 0,如前所述，电路为异步五进制加法计数器,3）根据状态表分析电路功能,66,二 - 五 - 十进制计数器 74LS90,74LS90 内部含有两个独立的 计数电路：一个是二进制 计数器(CP0为其时钟，Q0为其输出端)，另一个是五进制计数器(CP1为其时钟，Q3Q2Q1为其输出端)。,外部时钟CP送到CP0，将CP1与Q0连接，则构成十进制计数器。,1) 74LS90的介绍,将计数器适当改接 ，可构成多种进制的计数器,11.4 中规模集成计数器组件及其应用,11.4.1 中规模集成计数器组件,67,2）原理电路图：,68,二进制计数器,五进制计数器,清0,置9,69,级连法,十进制计数器,fCP1= 1/2fCP0,70,3）74LS 90管脚分布图,4）74LS 90功能表,归纳：,1. 74LS 90在“计数状态”或“清零状态”时，均要求S9(1)和S9(2)中至少有一个必须为“0”。,2. 只有在R0(1)和R0(2)同时为 “1”时，它才进入“清零状态”；否则 它必定处于“计数状态”。,71,1. 反馈置零法,当计数状态到M时，从触发器的输出端引出的反馈立即将计数器置零， M状态不能
