《[计算机软件及应用]微机原理与接口技术5-1处理器总线时序和系统总线》由会员分享，可在线阅读，更多相关《[计算机软件及应用]微机原理与接口技术5-1处理器总线时序和系统总线（34页珍藏版）》请在金锄头文库上搜索。
1、1,第五章 处理器总线时序和系统总线,8086的引脚功能；,主要内容,8086处理器时序；,系统总线；,实物图,5.1 8086的引脚功能,微机原理及应用第5章 处理器总线时序和系统总线 4,5.1 8086的引脚功能,非屏蔽中断,可屏蔽中断请求,最小最大模式控制 MN/MX=1,最小模式 MN/MX=0,最大模式,读信号,总线保持请求信号,总线保持响应信号,写信号,存储器/IO控制信号 M/IO=1,选中存储器 M/IO=0,选中IO接口,数据发送/接收信号 DT/R=1,发送 DT/R=0,接收,数据允许信号,地址允许信号,中断响应信号,测试信号:执行WAIT指令， CPU处于空转等待;
2、TEST有效时,结束等待状态。,准备好信号:表示内存 或I/O设备准备好， 可以进行数据传输。,复位信号,8086的两种组态 最小组态（模式） MN/MX接+5V 构成小规模的应用系统,只有8086一个微处理器, 所有的总线控制信号均为8086产生，系统中的总线控制逻辑电路，减少到最少。 最大组态（模式） MN/MX接地。 用于大型（中型）8086/8088系统中,系统总是包含有两个或多个微处理器，其中一个主处理器就是8086或8088，其它的处理器称协处理器，协助主处理器工作。 需要总线控制器来变换和组合控制信号。,5.1 8086的引脚功能,在一个总线周期的第一个时钟周期，AD15 AD0
3、 传送地址信号，在其他的时钟周期，作数据总线使用。,(1) 地址/数据总线 AD15 AD0,5.1 8086的引脚功能,(2) 地址/状态信号线 A19 / S6 A16 / S3,在一个总线周期的T1，输出地址信号的最高4位，在其他的时钟周期，输出状态信号S6 S3。,(1) S6为低，表示8086当前与总线相连,(2) S5 IF。,5.1 8086的引脚功能,A17/S4、A16/S3 的组合指出当前使用的段码寄存器情况,S4,S3,意义,0,0,1,1,0,1,0,1,当前正在使用ES附加段,当前正在使用SS堆栈段,当前正在使用CS或者未使用任何寄存器,当前正在使用DS数据段,5.1
4、 8086的引脚功能,(3) BHE/S7 高8位数据总线允许/ 状态线,在总线周期的T1，为BHE信号，表示高8位数据线D15 D8 上的数据有效。,在其他的总线周期，为S7状态信号，8086 中 S7未作定义。,5.1 8086的引脚功能,(4) MN/MX 最大/最小模式控制信号。,(5) RD 读信号,5.1 8086的引脚功能,(6) M/IO 存储器/输入输出控制信号,5.1 8086的引脚功能,(7) WR 写信号,5.1 8086的引脚功能,(8) ALE地址锁存允许信号,高电平有效。每一总线周期的T1有效。,(9) READY准备好信号,高电平有效。CPU访问存储器或外设时，
5、READY有效，表示存储器或外设已准备好传送数据。,5.1 8086的引脚功能,(10) INTR可屏蔽的中断请求信号,高电平有效，表示外设向CPU提出中断申请，若FR中IF=1，CPU在当前指令后即响应。,5.1 8086的引脚功能,(11) INTA中断响应信号,5.1 8086的引脚功能,(12) NMI非屏蔽中断请求信号,高电平有效。不受FLAG寄存器中IF的影响，CPU在当前指令结束响应中断。,5.1 8086的引脚功能,(13) RESET系统复位信号,高电平有效，必须保持至少个时钟周期,4T,复位重新启动后，第一条指令地址FFFF0H。,5.1 8086的引脚功能,(14) DT
6、/R 数据收发控制信号,控制数据总线驱动器的数据传送方向。,5.1 8086的引脚功能,(15) DEN数据允许信号,低电平有效，控制CPU外接的数据收发器。,5.1 8086的引脚功能,(16) HOLD总线保持请求信号,高有效，表示其它的总线主设备申请对总线的控制权。,(17) HLDA总线保持响应信号,高有效，表示CPU响应HOLD信号，让出总线控制权。,5.1 8086的引脚功能,(18) TEST测试信号,低电平有效，与WAIT指令配合使用。,5.1 8086的引脚功能,(19) CLK系统时钟输入信号,标准时钟频率为8MHZ。,(20) GND地和VCC电源引脚,VCC：+5直流电
7、源。,5.1 8086的引脚功能,最大模式下的引脚信号,在最大模式下，仅2431引脚信号与最小模式不同，如表2-6所示。,表2-6 两种模式下8086的2431引脚信号,引脚编号 最小模式 最大模式,24 25 26 27 28 29 30 31,ALE,DT/,HLDA HOLD,QS1 QS2,RQ/GT1 RQ/GT0,5.1 8086的引脚功能,M/IO,指令周期、总线周期和时钟周期,指令周期(Instruction Cycle)：CPU执行一条指令所需要的时间。,总线周期(Bus Cycle)：CPU与外部电路之间进行一次数据传送所需的时间。,时钟周期(Clock Cycle)：控制
8、CPU基本操作的时钟，是CPU处理动作的最小时间单位，又称T状态。,5.2 8086 处理器时序,一个指令周期由一个或若干个总线周期组成，一个总线周期至少包含4个T状态。,5.2 8086 处理器时序,8086CPU的一个基本总线周期由4个时钟周期（T1T4）组成。时钟周期T也称为T状态，即T1状态、T2状态、T3状态和T4状态。CPU在每个时钟周期（状态）内完成若干基本操作。,5.2 8086 处理器时序,T1状态： CPU向20位地址/状态（A19/S6A16/S3），地址/数据（AD15AD0）分时复用总线上发送读写存储器或I/O端口的地址； 发ALE地址锁存信号； 发出存储器/IO读写
9、控制信号M/IO。,5.2 8086 处理器时序,T2状态： CPU低16位地址/数据总线（AD15AD0）切换为数据总线，为读写数据作准备； T2状态总线的高4位（A19/S6A16/S3）上输出本总线周期状态信息S6S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等； 发出数据允许信号DEN； 发出数据发送接受控制信号DT/R。,5.2 8086 处理器时序,T3状态 CPU在总线的高4位（A19/S6A16/S3）继续输出总线周期状态信号S6S3。在总线的低16位（AD15AD0）地址/数据线上继续发送要写的数据，或者从存储器或I/O端口读入数据； 采样READY线，若有效
10、（高电平），则进入T4周期，若无效，则说明外设没准备好，插入Tw周期。,5.2 8086 处理器时序,T4状态 在T4开始时钟的下降沿，把数据读入到CPU或写入到选中的地址单元； 同时其它状态信号线恢复为初始状态，为执行下一个总线周期做准备。,5.2 8086 处理器时序,5.3 系 统 总 线,1.总线 总线是用来连接各部件的一组通信线，换言之，总线是一种在多于两个模块(设备或子系统)间传送信息的公共通路（通道）。 为在各模块之间实现信息共享和交换，总线由传送信息的物理介质以及一套管理信息传输的协议所构成。 采用总线结构有两个优点：一是各部件可通过总线交换信息，相互之间不必直接连线，减少了传
11、输线的根数，从而提高了微机的可靠性；二是在扩展微机功能时，只需把要扩展的部件接到总线上即可，使功能扩展十分方便。,1.总线的分类 根据所处的位置不同，总线可以分为： (1) 片内总线：cpu内部 (2) 片总线：元件级总线 (3) 内总线（系统总线）：板级总线，插板之间相连 (4) 外总线：计算机之间或计算机与仪器之间相连,5.3 系 统 总 线,总线的数据传输方式 (1) 同步式传输：采用系统时钟作为控制数据传送的时间标准，统一步伐； (2) 异步式传输：采用应答或握手方式传送，不依赖于公共时钟信号； (3) 半同步式传输：采用系统时钟，但不像同步传输那样传输周期固定。,5.3 系 统 总 线,常见系统总线： PC总线 ISA总线，工业标准总线，用于286/AT PCI总线，外围部件互联总线，具有“即插即用”功能。 USB总线,5.3 系 统 总 线,
