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1、数字电子技术基础,第 14 讲 主讲 孙霞 安徽理工大学电气工程系,6.3 同步时序逻辑电路的设计方法,一般情况，时序电路的设计比组合电路要复杂。本节只讨论同步时序电路的设计。 下面通过举例说明设计的全过程及其步骤。 例6.3.1 设计一个串行数据检测器，该电路具有一个输入端x和一个输出端z。输入为一连串随机信号，当出现“1111”序列时，检测器输出信号z=1，对其它任何输入序列，输出皆为0。,解：(1)建立原始状态图。 直接从设计命题得到的状态图，是用逻辑语言来表达命题的，是设计所依据的原始资料，称为原始状态图。建立原始状态图的过程，就是对设计要求的分析过程，只有对设计要求的逻辑功能有了清楚
2、了解之后，才能建立起正确的原始状态图。建立原始状态图时，主要遵循确保逻辑功能的正确性，状态数的多少不是在此步考虑的问题，在下一步状态化简中，可将多余的状态消掉。,该例原始状态的建立过程如下： 起始状态S0,表示没接收到待检测的序列信号。当输入信号x=0时，次态仍为S0，输出z为0；如输入x=1，表示已接收到第一个“1”，其次态应为S1，输出为0。 状态为S1时，当输入x=0时，返回状态S0，输出为0；当输入x=1时，表示已接收到第二个“1”，其次态应为S2，输出为0。,状态为S2时，当输入x=0时，返回状态S0，输出为0；当输入x=1时，表示已连续接收到第三个“1”，其次态应为S3，输出为0。
3、 状态为S3时，当输入x=0时，返回状态S0，输出为0；当输入x=1时，表示已连续接收到第四个“1”，其次态为S4，输出为“1”。 状态为S4时，当输入x=0时，返回状态S0，输出为0；当输入x=1时，则上述过程的后三个“1”与本次的“1”，仍为连续的四个“1”，故次态仍为S4，输出为“1”。,图6.3.1 例6.3.1原始状态图,表6.3.1 例6.3.1状态表,(2) 状态化简。 在做原始状态图时，为确保功能的正确性，遵循“宁多勿漏”的原则。因此，所得的原始状态图或状态表可能包含有多余的状态，使状态数增加，将导致下列结果： 系统所需触发器级数增多； 触发器的激励电路变得复杂； 故障增多。
4、因此，状态化简，减少状态数对降低系统成本和电路的复杂性，提高可靠性均有好处。,状态化简，就是将等价的状态进行合并，用最少的状态，完成所需完成的逻辑功能。如果两个状态，在相同的输入条件下，有相同的输出和相同的次态，则该两个状态是等价的，可以合并为一个状态。如果仅是输出相同，次态不相同，则要看这两个次态是否等价，如次态等价则这两个状态也等价，如次态不等价则该两态也就不等价。考察表6.3.1中S3、S4是等价的，可合并为一个态用S3代替，其余均不等价。这样状态由5个变为4个。用S0、S1、S2、S3表示。,(3) 状态分配。 状态分配是指将化简后的状态表中的各个状态用二进制代码来表示，因此，状态分配
5、有时又称为状态编码。电路的状态通常是用触发器的状态来表示的。 由于22=4,故该电路应选用两级触发器Q2和Q1，它有4种状态：“00”、“01”、“10”、“11”，因此对S0、S1、S2、S3的状态分配方式有多种，分配方案不同，设计结果也不一样。,最佳状态分配方案是：逻辑电路简单，且电路具有自启动能力。如何寻找最佳状态分配方案，人们做了大量研究工作，然而至今还没找到一种普遍有效的方法。有的学者提出了状态分配中的一些规则，可以作为状态分配时的参考，读者可以参考有关资料。对该例状态分配如下： S000 S110 S201 S311 则状态分配后的状态表如表6.3.2所示。,表6.3.2 例6.3
6、.1状态分配后的状态表,(4) 确定激励方程和输出方程。 根据状态分配后的状态迁移表，利用次态卡诺图求得各触发器的次态方程，再与触发器的标准特征方程比较，即可求得各触发器的输入激励方程，如图6.3.2所示。,图6.3.2 例6.3.1激励方程输出方程的确定,在求每一级触发器的次态方程时，应与标准的特征方程一致，这样才能获得最佳激励函数。如JK触发器标准特征方程为,则求 时应得,则两式相比得,所以，在求Qn+12时不将 和xQn2Qn1合并为xQn0,就直接得xQn2Qn0。同理求Qn+11时直接得 。注意，此时是利用卡诺图确定最佳激励方程，使电路图最简，不是用它来进行函数化简。因此得,则,故,
7、输出方程由卡诺图圈得,(5) 画出逻辑图。 根据上述激励方程和输出方程，可得检测电路的逻辑图如图6.3.3。 有些时序电路的命题中，就确定了状态数和状态的分配关系。如计数器的设计就属于此类命题。 例6.3.2 用JK触发器设计一个8421BCD码加法计数器。 解：该例题意中即明确有10个状态，且是按8421BCD加法规律进行状态迁移，因231024，所以需要四级触发器，其状态迁移表如表6.3.3所示，由状态表做出每一级触发器的卡诺图。,图6.3.3 例6.3.1逻辑图,表6.3.3 例6.3.2状态迁移表,由此获得每一级触发器的次态方程式，再由此得每一级触发器的激励方程。 以上过程如图6.3.
8、4所示。,图6.3.4 确定激励函数的次态卡诺图,图6.3.4 确定激励函数的次态卡诺图,由图6.3.4(a)(d)可得,由激励方程得逻辑图如图6.3.5所示。,图6.3.5 8421BCD加法计数器逻辑图,这类计数器由于状态没用完，存在多余状态，如此例24=16有16个状态，只用了10个状态，余下的6个状态为多余状态。这样就存在一个自启动和自校正问题。 自启动即当电源合上以后，电路能否进入所用的状态之中的任一状态。如能进入即该电路有自启动能力；如不能进入则该电路不具有自启动能力。,自校正即计数器正常工作时，由于干扰等原因，使状态离开正常计数序列，跑到没用的状态，如该例的10101111 6个
9、状态。电路经过若干节拍后能自动返回正常计数序列，称该电路具有自校正能力，如到了10101111状态后，它们自身成为一个无效计数序列，不能返回正常计数序列，则称该电路不具有自校正能力。 具有自启动能力的计数器自然也具有自校正能力。,因此，对该例还应检查它是否具有自启动能力。其方法是，按设计中所得的次态方程，逐个将101011116个状态代入，求得次态，即可获得该电路自启动能力的结论。如表6.3.4所示，画出该电路的全部状态转换图，即可看出该电路具有自启动能力。如图6.3.6所示。,表6.3.4 检查自启动问题,图6.3.6 检查自启动能力,例6.3.3 用JK触发器设计模6计数器。 由于2262
10、3，所以模6计数器应该由三级触发器组成。三级触发器有8种状态，从中选6种状态，方案很多。我们按图6.3.7选取，其状态表如表6.3.5所示。进位关系也在图中表示出来了。,图6.3.7 模6计数器状态迁移图,表6.3.5 状态表,按上述状态关系画出各级触发器卡诺图，选用JK触发器，得到各级触发器的次态方程，再获得各触发器的激励函数，从而得到逻辑图，如图6.3.8所示。,图6.3.8 模6计数器激励函数的确定和逻辑图,图6.3.8 模6计数器激励函数的确定和逻辑图,激励方程为,检查自启动能力，把未用状态(010，101)代入上述次态方程得到它们的状态变化情况，如表6.3.6和图6.3.9所示。,表
11、6.3.6 未用状态迁移关系,图6.3.9 例7自启动能力,由上看出，电路无自启动能力。为了使电路具有自启动能力，可以修改状态转换关系，即切断无效循环，引入有效的计数循环序列。我们切断101010的转换关系，强迫它进入110。根据新的状态转换关系，重新设计。由于Qn+12和Qn+11的转换关系没变，只有Qn+13改变了，故只要重新设计Q3级即可，如图6.3.10(a)所示。,修改后具有自启动能力的模6计数器如图6.3.10(b)所示。,图6.3.10 具有自启动能力的模6计数器,6.3 计数器,计数器是用来累计和寄存输入脉冲个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种
12、数字系统中都有计数器。它不仅可以计数，还可以对某个频率的时钟脉冲进行分频，以及构成时间分配器或时序发生器对数字系统进行定时、程序控制操作，此外还能用它执行数字运算。,6.3.1 计数器的分类 1.按进位模数来分 所谓进位模，就是计数器所经历的独立状态总数，即进位制的数。 模2计数器：进位模为2n的计数器均称为模2计数器。其中n为触发器级数； 非模2计数器：进位模非2n，用得较多的如十进制计数器。,2. 按计数脉冲输入方式分 同步计数器：计数脉冲引至所有触发器的CP端，使应翻转的触发器同时翻转； 异步计数器：计数脉冲并不引至所有触发器的CP端，有的触发器的CP端，是其它触发器的输出，因此触发器不
13、是同时动作。,3.按计数增减趋势分 递增计数器：每来一个计数脉冲，触发器组成的状态，就按二进制代码规律增加。这种计数器有时又称加法计数器。 递减计数器：每来一个计数脉冲，触发器组成的状态，按二进制代码规律减少。有时又称为减法计数器。 双向计数器：又称可逆计数器，计数规律可按递增规律，也可按递减规律，由控制端决定。,4.按电路集成度分 小规模集成计数器：由若干个集成触发器和门电路，经外部连线构成具有计数功能的逻辑电路。 中规模集成计数器：一般用4个集成触发器和若干个门电路，经内部连接集成在一块硅片上，它是计数功能比较完善，并能进行功能扩展的逻辑部件。,6.3.2 2n进制计数器组成规律 1. 2
14、n进制同步加法计数器 同步计数器其时钟端均接至同一个时钟源CP，每一触发器在CP作用下同时翻转。最低位每来一个时钟脉冲就翻转一次，其它各位在其全部低位均为“1”时，低位向高位进位，在CP的作用下才翻转。用JK触发器实现，其各级J、K关系如下：,以4位为例，其逻辑图如图6.3.1所示。,图6.3.1 同步4位二进制加法计数器,2. 2n进制同步减法计数器 最低位触发器每来一个时钟脉冲就翻转一次，而高位触发器只有在全部低位为0时，低位需向高位借位时，在时钟脉冲的作用下才产生翻转。用JK触发器实现，其各级J、K关系如下：,其逻辑图请读者自己画出。,3. 2n进制异步加法计数器 每一级触发器均组成T触
15、发器，即Qn+1= ，故JK触发器J=K=1;D触发器 。最低位触发器每来一个时钟脉冲翻转一次，低位由10时向高位产生进位，高位翻转。对下降沿触发的触发器，其高位的CP端应与其邻近低位的原码输出Q端相连，即CPm=Qm-1；对上升沿触发的触发器，其高位的CP端应与其邻近低位的反码输出 端相连，即CPm= 。以3位为例，其逻辑图和波形图如图6.3.2和图6.3.3所示。,图6.3.2 3位二进制异步加法计数器的逻辑图和 波形图(下降沿),图6.3.3 3位二进制异步加法计数器的逻辑图和 波形图(上升沿),4. 2n进制异步减法计数器 每一级触发器仍组成T触发器。最低位触发器每来一个时钟脉冲翻转一
16、次，低位由10时向高位产生借位，高位翻转。对下降沿触发的触发器，其高位CP端应与其邻近低位的反码端 相连，即 CPm= ；对上升沿触发的触发器，其高位CP端应与其邻近低位的原码端Q相连，即CPm=Qm-1。以3位为例，其逻辑图和波形图如图6.3.4和图6.3.5所示。,图6.3.4 3 位二进制异步减法计数器逻辑图和 波形图(下降沿),图6.3.5 3位二进制异步减法计数器逻辑图和 波形图(上升沿),6.3.3 集成计数器功能分析及其应用 目前TTL和CMOS电路构成的中规模计数器品种较多，应用广泛。它们可分为异步、同步两大类，通常集成计数器为BCD码十进制计数器和4位二进制计数器。并且还可分为可逆计数器和不可逆计数器。另外按预置功能和清零功能还可分为同步预置、异步预置，同步清零和异步清零。这些计数器功能比较完善，可以自扩展，通用性强。另外，还可以以计数器为核心器件，辅以其它组件实现时序电路的设计。下面将介
