dsp最小系统设计-幻灯片

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1、TMS320C54系列DSP原理与应用,第7章 DSP最小系统设计,教学内容及要求,教学内容：本章对C54XDSP的最小系统设计相关问题进行了详细讨论。主要包括TMS320C54X硬件系统组成；时钟及复位电路设计；供电电路设计；外部存储器和I/O扩展设计；A/D和D/A接口设计；3.3V和5V混合逻辑设计以及JTAG在线仿真接口电路设计。 教学要求：本章要求学生了解TMS320C54X硬件系统组成，掌握时钟及复位电路设计；供电电路设计；外部存储器和I/O扩展设计；A/D和D/A接口设计；3.3V和5V混合逻辑设计以及JTAG在线仿真接口电路设计等几个方面的设计方法。能够独立进行相关电路的硬件原

2、理图设计、制作及调试。,本章主要内容,7.1 TMS320C54X硬件组成及最小系统设计 7.2 TMS320C54X的时钟及复位电路设计 7.3 供电系统设计 7.4 外部存储器和I/O扩展设计 7.5 A/D和D/A接口设计 7.6 3.3V和5V混合逻辑设计 7.7 JTAG在线仿真调试接口电路,7.1 TMS320C54X硬件组成及最小系统设计,7.1.1 TMS320C54X硬件组成 图 7.1 给出了一个典型的 DSP 电路，从结构框图可以看出，典型的 DSP 目标板包括DSP 及 DSP 基本系统、存储器、模拟控制与处理电路、各种控制口与通信口、电源处理以及为并行处理提供的同步电

3、路等。,7.1.1 TMS320C54X硬件组成,图7.1 DSP 电路的基本硬件组成,7.1.1 TMS320C54X最小系统设计,最小系统模块是使得DSP芯片TMS320C5402能够工作的最精简模块，它主要包括电源电路、复位电路、时钟电路和存储器接口电路等。DSP硬件系统设计包括以下步骤： 第一步：确定硬件实现方案。在考虑系统性能指标、工期、成本、算法需求、体积和功耗核算等因素的基础上，选择系统的最优硬件实现方案。 第二步：器件的选择。一个DSP硬件系统除了DSP芯片外，还包括ADC、DAC、存储器、电源、逻辑控制、通信、人机接口、总线等基本部件。过程如图7.1所示。,7.1.1 TMS

4、320C54X最小系统设计,图7.1 DSP硬件设计过程,7.1.1 TMS320C54X最小系统设计,1. DSP芯片的选择 首先要根据系统对运算量的需求来选择； 其次要根据系统所应用领域来选择合适的DSP芯片； 最后要根据DSP的片上资源、价格、外设配置以及与其他元部件的配套性等因素来选择。 2. ADC和DAC的选择 A/D转换器的选择应根据采样频率、精度以及是否要求片上自带采样、多路选择器、基准电源等因素来选择；D/A转换器应根据信号频率、精度以及是否要求自带基准电源、多路选择器、输出运放等因素来选择。,7.1.1 TMS320C54X最小系统设计,3. 存储器的选择 常用的存储器有S

5、RAM、EPROM、E2PROM和FLASH等。可以根据工作频率、存储容量、位长(8/16/32位)、接口方式(串行还是并行)、工作电压(5V/3V)等来选择。 4. 逻辑控制器件的选择 系统的逻辑控制通常是用可编程逻辑器件来实现。 首先确定是采用CPLD还是FPGA； 其次根据自己的特长和公司芯片的特点选择哪家公司的哪个系列的产品； 最后还要根据DSP的频率来选择所使用的PLD器件。,7.1.1 TMS320C54X最小系统设计,5. 通信器件的选择 通常系统都要求有通信接口。首先要根据系统对通信速率的要求来选择通信方式。然后根据通信方式来选择通信器件。 6. 总线的选择 常用总线：PCI、

6、ISA以及现场总线(包括CAN、3xbus等)。可以根据使用的场合、数据传输要求、总线的宽度、传输频率和同步方式等来选择。 7. 人机接口 常用的人机接口主要有键盘和显示器。 通过与其他单片机的通信构成； 与DSP芯片直接构成。,7.1.1 TMS320C54X最小系统设计,8. 电源的选择 主要考虑电压的高低和电流的大小。既要满足电压的匹配，又要满足电流容量的要求。 第三步：原理图设计； 从第三步开始就进入系统的综合。在原理图设计阶段必须清楚地了解器件的特性、使用方法和系统的开发，必要时可对单元电路进行功能仿真。 第四步：PCB设计； 第五步：硬件调试；,7.2 TMS320C54X的时钟及

7、复位电路设计,时钟及复位电路是 DSP应用系统必须具备的基本电路，TMS320C54X 可以通过锁相环PLL为芯片提供高稳定频率的时钟信号，同时实现时钟的倍频或分频。对于一个 DSP系统而言，上电复位电路虽然只占很小的一部分，但它的好坏将直接影响系统的稳定性。下面分别来介绍这两种电路。,7.2.1 时钟电路设计,时钟电路用来为 TMS320C54X 芯片提供时钟信号，由内部振荡器和一个锁相环 PLL组成，可通过晶振或外部的时钟驱动。时钟电路：内部振荡器锁相环PLL。,7.2.1 时钟电路设计,1时钟信号的产生 C54X时钟信号的产生有两种方法：外部时钟源；片内振荡器 使用外部时钟源 将外部时钟

8、信号直接加到DSP芯片X2/CLKIN引脚，而X1引脚悬空。外部时钟源可以采用频率稳定的晶体振荡器，具有使用方便，价格便宜，因而得到广泛应用。如图7.2所示。,7.2.1 时钟电路设计,图7.2 外部振荡示意图,7.2.1 时钟电路设计, 使用芯片内部的振荡器 在芯片的X1和X2/CLKIN引脚之间接入一个晶体，用于启动内部振荡器。如图7.3所示,图7.3 内部振荡示意图（C1=C2=20pF）,7.2.1 时钟电路设计,2锁相环PLL 锁相环功能：倍频、分频，同时对时钟信号提纯，提供高稳定的时钟信号。 C54X的锁相环两种配置形式： 硬件配置的PLL：用于C541、C542、C543、C54

9、5和C546； 软件可编程PLL：用于C545A、C546A、C548、C549、C5402、C5410和C5420。,7.2.1 时钟电路设计, 硬件配置的PLL 硬件配置的PLL是通过设定C54X的3个时钟模式引脚(CLKMD1、CLKMD2和CLKMD3)的状态来选择时钟方式。 上电复位时，C54X根据这三个引脚的电平，决定PLL的工作状态，并启动PLL工作。进行硬件配置时，其工作频率是固定的（P224)。若不使用PLL，则对内部或外部时钟分频，CPU的时钟频率等于内部振荡器频率或外部时钟频率的一半；若使用PLL，则对内部或外部时钟倍频，CPU的时钟频率等于内部振荡器或外部时钟源频率乘以

10、系数N，即时钟频率=(PLLN)。,7.2.1 时钟电路设计,软件配置的PLL 软件配置的PLL具有高度的灵活性。它是利用编程对时钟方式寄存器CLKMD的设定，来定义PLL时钟模块中的时钟配置。软件PLL提供各种时钟乘法器系数，并能直接接通和关断PLL。,7.2.1 时钟电路设计, 时钟方式寄存器CLKMD 用来定义PLL时钟模块中的时钟配置，为用户提供各种时钟乘系数，并能直接通断PLL。时钟方式寄存器CLKMD如表7-1所示。,表7-1时钟方式寄存器CLKMD,7.2.1 时钟电路设计, 软件PLL的工作方式 通过软件编程，可以使软件PLL实现两种工作方式： PLL方式，即倍频方式。 芯片的

11、工作频率等于输入时钟CLKIN乘以PLL的乘系数，共有31个乘系数，取值范围为0.2515。 DIV方式，即分频方式。 对输入时钟CLKIN进行2分频或4分频。,7.2.1 时钟电路设计, 软件PLL的工作方式 频率转换方式：复位时时钟频率由3个时钟引脚决定（教材P226)，复位后可以通过软件编程改写CLKMD寄存器的方式来改变倍频系数。倍频时不能直接切换倍频系数，要先回到分频模式，然后再改变倍频系数。,7.2.1 时钟电路设计,以C5402为例，说明时钟电路设计方法，芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过芯片内部的晶体振荡器或外部的时钟电路驱动。C5402时钟信号的

12、产生有两种方法：使用外部时钟源、使用芯片内部的振荡器。若使用外部时钟源，只要将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空；若使用芯片内部的振荡器，只要在芯片的X1和X2/CLKIN引脚之间接入一个晶体，用于启动内部振荡器。本系统采用内部振荡器，在管脚Xl和X2/CLKOUT之间连接一个10MHz晶体来启动内部振荡器，如图7.4所示。,7.2.1 时钟电路设计,图7.4 时钟电路,7.2.1 时钟电路设计,为了实现DSP系统实时处理信号的效果，希望系统频率越快越好。C5402最高可达100MHz工作频率，如果仍采用传统的2分频或4分频的方式，势必要求外部频率很高，这里我

13、们采用了更加灵活的可编程PLL方式。 C5402内部具有一个可编程锁相环(PLL)，它可以配置为以下两种模式： PLL模式，输入时钟乘以一个l31之间的常数； DIV模式，输入时钟除以2或40。,7.2.1 时钟电路设计,PLL具有倍频的功能，其输出信号的频率是输入信号的频率乘上一个倍数，正是PLL把外部基准频率变成多种频率提供给不同的具体系统，以满足各种应用的需要。PLL受存储器映射的时钟模式寄存器CLKMD控制，复位后CLKMD的值根据DSP芯片三根输入引脚CLKKMD3CLKKMD3确定，从而确定DSP的工作时钟。本方案中，外接晶体频率为10MHz为了得到倍频系数10，需设置时钟模式寄存

14、器CLKMD的值为9007h，引脚CLKMD1CLKKMD3设计成001，则复位后VC5402的工作频率是1010=100MHz。,7.2.2 复位电路设计,C5402的复位输入引脚RS为处理器提供了一种硬件初始化的方法，它是一种不可屏蔽的外部中断，可在任何时候对C54X进行复位。当系统上电后，RS引脚应至少保持5个时钟周期稳定的低电平，以确保数据、地址和控制线的正确配置。复位后(RS回到高电平)，CPU从程序存储器的FF80H单元取指，并开始执行程序。 C5402的复位分为软件复位和硬件复位，软件复位是通过执行指令实现芯片的复位，硬件复位是通过硬件电路实现芯片的复位，硬件复位有上电复位、手动

15、复位和自动复位三种,7.2.2 复位电路设计,1. 上电复位电路 上电复位电路是利用RC电路的延迟特性来产生复位所需要的低电平时间。由RC电路和施密特触发器组成，如图7.5所示。,图7.5 上电复位电路,7.2.2 复位电路设计,上电瞬间，由于电容C上的电压不能突变，使RS仍为低电平，芯片处于复位状态，同时通过电阻R对电容C进行充电，充电时间常数由R和C的乘积确定。为了使芯片正常初始化，通常应保证RS低电平的时间至少持续3个外部时钟周期。但在上电后，系统的晶体振荡器通常需要100200ms的稳定期，因此由RC决定的复位时间要大于晶体振荡器的稳定期。为了防止复位不完全，RC参数可选择大一些。复位

16、时间可根据充电时间来计算：,7.2.2 复位电路设计,电容电压： （7-1） 时间常数： （7-2） 复位时间： （7-3）,设VC=1.5V为阈值电压，选择R=100k，C=4.7F，电源电压VCC=5V，可得复位时间t=167ms。随后的施密特触发器保证了低电平的持续时间至少为167ms，从而满足复位要求。,7.2.2 复位电路设计,2. 手动复位电路 手动复位电路是通过上电或按钮两种方式对芯片进行复位，如图7.6所示。电路参数与上电复位电路相同。当按钮闭合时，电容C通过按钮和R1进行放电，使电容C上的电压降为0；当按钮断开时，电容C的充电过程与上电复位相同，从而实现手动复位。,7.2.2 复位电路设计,图7.6手动复位电路,7.2.2 复位电路设计,3. 自动复位电路 （1）由于实际的DSP系统需要较高频率的时钟信号，在运行过程中极容易发生干扰现象，严重时可能会造成系统死机，导致系统无法正常工作。为了解决这种问题，除了在软件设计中加入一些保护措施外，硬件设计还必须做出相应的