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1、6.5 若干典型的时序逻辑集成电路,一、 寄存器,6.5.1 寄存器和移位寄存器,寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。,一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。,1. 电平敏感的寄存器,8位CMOS寄存器74LV374,2. 脉冲边沿敏感的寄存器,8位CMOS寄存器74LV374,二、 移位寄存器,移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。,按移动方式分,单向移位寄存器,双向移位寄存器,左移位寄存器,移位寄存器的逻辑功能分类,移位
2、寄存器的逻辑功能,右移位寄存器,1、 基本移位寄存器,（1）电路,时钟信号输入端,串行数据输入端,串行数据输出端,并行数据输出端,D3=Qn2,D1=Q0n,D0=DS,Q0n+1=DS,Q1n+1 = Q0n,Q2n+1 =Qn1,Q3n+1 =Qn2,Qn+1=D,D触发器的特性方程,激励方程：,状态方程：,(2). 工作原理(电路分析),D2=Qn1,CP,Q0 Q1 Q2 Q3,1,1 0 0 0,2,1 1 0 0,3,0 1 1 0,4,1 0 1 1,经过7个CP脉冲作用后，从DI 端串行输入的数码就可以从DO 端串行输出。 串入串出,经过4个CP脉冲作用后，从DS 端串行输入的
3、数码就可以从Q0 Q1 Q2 Q3并行输出。 串入并出,1 1 0 1,1 0 1 1,1 0 1 1,0 1 1 0,1 1 0 0,0 0 0,0 0 0 0,FF0 FF1 FF2 FF3,CR=0,1CP 后,2CP 后,3CP 后,4CP 后,Q0n+1=DI,Q1n+1 = Q0n,Q2n+1 =Qn1,Q3n+1 =Qn2,DS=1101,2. 多功能双向移位寄存器,。,（2）典型集成电路 CMOS 4位双向移位寄存器74HCT194,74194的功能表,L,L,H,8,L,L,L,H,H,7,H,H,L,H,H,6,L,L,H,L,H,5,H,H,H,L,H,4,A,B,C,D
4、,A,B,C,D,H,H,H,3,H(L),H,2,L,L,L,L,L,1,A,B,C,D,右移DSR,左移DSL,S0,S1,QA,QB,QC,QD,并行输入,时钟脉冲CP,串行输入,控制信号,输 出,输 入,清零 RD,序号,异步清零,同步置数,低位向高位移动,高位向低位移动,保持,例3 时序脉冲产生器。电路如图所示。画出 QA-QD波形，分析逻辑功能。,启动,解：,启动信号为0: S1=1 S0=1,同步置数QAQD=0111,因为QA-QD总有一个为0，S1S0=01，则74194始终工作在高位向低位移动循环移位的状态。,0 1 1 1,0 1 1 1,启动信号为1后: S1=0 S0
5、=1, 高位移向的低位状态, QD = DSR,0 1 1 1,1 0 1 1,1 1 0 1,1 1 1 0,0 1 1 1,QA,QD,QC,QB,2、计数器的分类,按脉冲输入方式，分为同步和异步计数器,按进位体制，分为二进制、十进制和任意进制计数器,按逻辑功能，分为加法、减法和可逆计数器,概 述,1、计数器的逻辑功能,计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。,7.1 计 数 器,同步计数器,异步计数器,加计数器,减计数器,可逆计数器,加计数器,减计数器,可逆计数器,一、 二进制计数器,驱动方程:,状态方程:,1.三位二进制
6、异步加计数器(分析）,1、电路:,2、电路分析：,(CP由01时，状态方程有效), 时钟方程,CP0=CP,1. )根据给定的时序电路图写出下列各逻辑方程式,状态转换表,3)列出状态转换表或画出状态图,状态图,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 0 1,0 1 0,1tpd,2tpd,3tpd,时序图,结论:,异步计数脉冲的最小周期 Tmin=ntpd。（n为位数）,计数器的功能：不仅可以计数也可作为分频器。,如考虑每个触发器都有1tpd的延时，电路会出现什么问题？,为23进制(模八)计数器,同样具有分频作用,三位二进制异步减计数器,n位二进制异步计数器
7、由n个处于计数工作状态的触发器组成。,在二进制异步计数器中，高位触发器的状态翻转必须在低1位触发器产生进位信号之后才能实现，因此，异步计数器的工作速度较低。,触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。,二进制异步计数器的特点,驱动方程:,状态方程:,输出方程:,C=Q2nQ1nQ0n,2、3位二进制同步加法计数器,（1）电路:,（2）电路分析：,状态转换表,C=Q2nQ1nQ0n,状态转换图,波形图,C=Q2nQ1nQ0n,2、电路的工作特点：电路是同步计数器，各触发器在CP地作用下同时翻转，它们的翻转仅比CP滞后一个tpd时间。同步计数器计数速度比异步计数器高。,小结,1、
8、电路的逻辑功能：电路为8进制计数器。也可作为分频器,3位二进制减计数器状态图,状态表,选用3个下降沿触发的 边沿JK触发器组成电路,求状态方程:,二进制同步减计数器(设计),二进制计数器,画逻辑电路图:,二进制同步减计数器 (设计),二进制计数器,1. 集成计数器74161,（1）74161的逻辑功能,RCO=ETQAQBQCQD,74161逻辑功能表,异步清零,同步并行预置数据,保持原有状态不变,计数,QDQCQBQA0000,QDQCQBQADCBA,QDQCQBQA QDQCQBQA,CP每来一个上升沿，计数器的数值增1。,(2)时序图,RCO=ETQAQBQCQD,设法跳过169=7个
9、状态,例2 用74161构成九进制加计数器。,(a) 反馈清零法：利用异步置零输入端，在M进制计数器的计数过程中，跳过M-N个状态，得到N进制计数器的方法。,（3）应用,RD的作用？1设置初始状态为0000 2、在计数课程中置0，去除若干状态,工作波形,状态图,RCO,ET,EP,R,D,A,B,C,D,CP,Q,A,Q,B,Q,C,Q,D,74161,LD,(b) 反馈置数法:利用同步置数端，在M进制计数器的计数过程中，跳过M-N个状态，得到N进制计数器的方法。,利用同步置数端构成九进制计数器,LD的作用？ 1设置初始状态 2、在计数课程中置数，去除若干状态,采用后九种状态作为有效状态，用反
10、馈置数法 构成九进制加计数器。,RCO,ET,EP,R,D,A,B,C,D,CP,Q,A,Q,B,Q,C,Q,D,74161,LD,QD QC QB QA,1 1 0 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 1 0,1 0 1 1,1 1 0 1,1 1 1 0,1 1 1 1,波形图：,该计数器的模为9。,分析下图所示的时序逻辑电路，试画出其状态图和在CP脉冲作用下Q3、Q2、Q1、Q0的波形，并指出计数器的模是多少？,M=12,例3 用74HCT161组成256进制计数器。,解：,1片74161是16进制计数器 256 = 1616 所以256进制计数器需用两片7416
11、1构成,片与片之间的连接通常有两种方式：,并行进位 (低位片的进位信号作为高位片的使能信号),串行进位 (低位片的进位信号作为高位片的时钟脉冲， 即异步计数方式),设计思想,N = 1616=256,+ 0 0 0 1,1. 集成计数器74161,计数状态 : 0000 0000 1111 1111,并行进位：低位片的进位作为高位片的使能,计数状态 : 0000 0000 1111 1111,采用串行进位时，为什么低RCO要经反响器后作为高位的CP？,+ 0 0 0 1,串行进位：低位片的进位作为高位片的时钟,用集成计数器构成任意进制计数器的一般方法,1）N M 的情况 ：,（已有的集成计数器是M 进制，需组成的是N 进制计数器 ）,实现的方法：,反馈清零法,反馈置数法,利用清零输入端，使电路计数到某状态时产生清零操作，清除MN个状态实现N进制计数器。,利用计数器的置数功能，通过给计数器重复置入某个数码的方法减少(MN)个独立状态，实现N进制计数器的。,小结,2）N M 的情况,（1）串行进位方式：,（2）并行进位方式：,-采用多片M进制计数器构成。,按芯片连接方式可分为：,构成异步计数器,构成同步计数器,实现的方法：,应用举例,序列信号发生器,在CP的作用下，Y端产生00010111循环序列信号,如要求Y端产生10110010循环序列信号，如何改变电路的连接？,
