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1、1,7.1 FPGA简介 7.2 FPGA Advantage设计流程 7.3 FPGA Advantage应用实例,共4学时,第7章 FPGA Advantage简易教程,2,7.1 FPGA简介,一、什么是FPGA 二、FPGA的基本特点 三、FPGA的工作原理 四、 FPGA的配置方式,内容概要,3,7.1 FPGA简介,一、什么是FPGA FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的
2、不足，又克服了原有可编程器件门电路数有限的缺点。 FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分,4,7.1 FPGA简介,二、FPGA的基本特点 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和IO引脚。 4）FPGA是ASIC电路中设计周期最短、开发费
3、用最低、风险最小的器件之一。 5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。,5,7.1 FPGA简介,二、FPGA的基本特点（续） 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。 目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。,6,7.1 FPGA简介,三、FPGA工作原理 FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。 加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配
4、置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。,7,7.1 FPGA简介,四、FPGA配置方式 FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其
5、编程。,8,7.2 FPGA Advantage设计流程,使用FPGA Advantage的HDL Design流程,使用工具创建设计 State Machines Flow Charts Block Diagrams/Interface Based design HDL,Simulate to test functionality(RTL) Analyze Static Timing Use FPGA vendors Place and Route tool to build design database and extract true timing Simulate to verify
6、 post-route design(Gate Level),9,7.2 FPGA Advantage设计流程,FPGA Advantage工具,3种工具一起工作: HDL Designer -Design Creation -Data management -Flow Control ModelSim -RTL Simulation -Gate Level Simulation Precision RTL -Synthesis -Static Timing Analysis,10,7.2 FPGA Advantage设计流程,FPGA Advantage工具,工具交互: Flow Execu
7、tion DownStream Data Preparation Simulation Control Crossprobing,11,7.3 FPGA Advantage应用实例,注：下面的界面是基于HDS2003.2，如果软件版本不同，可能界面会不一样。,这是一个简单的计时器例子，设计输入是一个十比特的数据总线和一些控制信号，包括起始，停止，复位和时钟信号。计数器的输出用两个四比特的总线描述高低值，同时也有一个逻辑输出用来激励音频输出。如下所示：,Inputs Outputs Start(logic signal) high(4-bit bus) Stop(logic signal) lo
8、w (4-bit bus) reset(logic signal) alarm (logic signal) clk(logic signal) d(10-bit bus),12,7.3 FPGA Advantage应用实例,我们将在Mentor Graphics公司的FPGA Advantage设计环境中完成设计输入、仿真、综合、甚至后仿真的完整的FPGA设计流程。通过练习，可以熟悉框图、状态机、真值表等各种设计输入方式以及用ModelSim进行仿真、用Precison进行综合的方法，从而熟悉整个FPGA Advantage的设计环境和FPGA 设计流程。,13,二、 FPGA Advant
9、age设计环境,（1）启动程序,用“开始/程序/FPGA Advantage”命令，启动FPGA Advantage 。,标题栏,菜单栏,工具栏,设计导航，以层次树的形式显示设计桌面下的所有文件。,工作区,7.3 FPGA Advantage应用实例,1. 进入FPGA Advantage,14,（2）创建一个Project,HDL Designer用Project 来管理设计，一个Project里可以包含多个库（Library）。开始一个新项目前，首先建一个新的Project。每个Project对应一个.hdp文件，该文件包含Project中的所有库的信息。软件安装后自带一个缺省的名为exa
10、mple的Project（example.hdp）,里面包含一些作为例子的库。 在Design Manager窗口点击Project工具栏下的快捷图标New Project ,创建一个新的Project。,7.3 FPGA Advantage应用实例,15,点击New Project后，弹出Creating a New Project对话框。,7.3 FPGA Advantage应用实例,16,输入Project名、存放位置、缺省库的名字。点击Next,弹出Project Summary窗口，,7.3 FPGA Advantage应用实例,17,点击Next,弹出Project Content
11、窗口，选择Create design files,点击Finish.,7.3 FPGA Advantage应用实例,18,Project被创建的同时，Tutorial库也被创建并打开。注意，在指定的路径下创建了源设计数据目录C:tmpMyprojectTUTORIALhds,HDL文件目录存放目录C:tmpMyprojectTUTORIALhdl。,7.3 FPGA Advantage应用实例,19,（2）设置缺省的语言,从Options菜单中选择Main,选择General,确保VHDL被选为默认的语言，其他选项都保留默认值，然后OK。,7.3 FPGA Advantage应用实例,20,（
12、1）创建一个框图,对于当前的TOP-DOWN设计流程，整个设计刚开始都要进行逻辑上的功能划分，这个功能用画框图来完成很方便，激活TUTORIAL库，在Design Manager窗口中点击按钮，选择Graphical ViewBlock Diagram。,7.3 FPGA Advantage应用实例,2. 设计输入方式-框图,21,（1）创建一个框图（续）,一个新的框图编辑窗口被打开。,7.3 FPGA Advantage应用实例,22,（2）添加Blocks,点击（add block）快捷图标在框图中添加两个模块，模块会显示默认的库和,以及唯一的实例名I1和I0。,7.3 FPGA Adva
13、ntage应用实例,23,（3）添加嵌入式模块,点击快捷图标在框图中添加两个嵌入式模块，这些模块也显示默认的名字，如图所示：,7.3 FPGA Advantage应用实例,24,（3）添加嵌入式模块（续）,在一个库中，描述一个Block的视图必须被命名和保存为一个独一无二的设计单元。嵌入式模块和一般模块的区别是不支持层次化，而且只能有一种描述方式。,7.3 FPGA Advantage应用实例,25,（4）添加端口和信号,使用工具栏上的按钮添加端口和信号，如下。,7.3 FPGA Advantage应用实例,26,（5）添加一个Bundle和全局连接器,使用工具栏上的按钮添加Bundle和全局
14、连接器，如下：,7.3 FPGA Advantage应用实例,27,（6）保存框图,在Design Manager窗口中选择下拉菜单ViewSubWindowsDesign Hierarchy,打开Design Hierarchy（设计层次）窗口。,7.3 FPGA Advantage应用实例,28,（6）保存框图（续）,从Design Units窗口中选择Timer模块拖到Design Hierarchy窗口并展开，可以看到：,7.3 FPGA Advantage应用实例,红色字样表示模块没有被定义，也就是说这些模块没有具体地描述实现，仅仅有一个空的符号，相当于只有VHDL的实体头，没有结构
15、体。,29,（7）编辑模块和信号名,右键单击总线的属性，如图：,7.3 FPGA Advantage应用实例,30,（8）添加一个嵌入式HDL文本 视图,如果修改后的总线看不到位宽的描述，可以在修改总线的同时修改名字旁边的Visibility。 选中OR1嵌入式模块，按右键，从Open中选择New View显示如下：,7.3 FPGA Advantage应用实例,31,（8）添加一个嵌入式HDL文本 视图（续）,从下拉菜单中选择Text,然后OK。此时可以看到一个默认的HDL文本视图出现在OR1旁边，也可以编辑OR1模块的属性。如下：在文本中输入：alarm = hold OR beep;,7.3 FPGA Advantage应用实例,32,（8）添加一个嵌入式HDL文本 视图（续）,整个设计如下图所示：,7.3 FPGA Advantage应用实例,33,（1）创建一个状态机,选中Control模块，点击右键，选择Open AsNew View，此时如下图所示：,7.3 FPGA Advantage应用实例,3. 设计输入方式-状态机,34,（1）创建一个状态机（续）,选择State Diagram，点击Next，然后Finish，一个新的状态机图作为Control模块的子视图被创建，状态机编辑窗口弹出。此时如下:,7.3 FPGA Advantage应用实例,
