组合逻辑电路的特点1

《组合逻辑电路的特点1》由会员分享，可在线阅读，更多相关《组合逻辑电路的特点1（97页珍藏版）》请在金锄头文库上搜索。

1、一、组合逻辑电路的特点,= F0（I0、I1, In - 1）,= F1（I0、I1, In - 1）,= Fm-1（I0、I1, In - 1）,1. 逻辑功能特点,电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。,2. 电路结构特点,(1) 输出、输入之间没有反馈延迟电路,(2) 不包含记忆性元件(触发器)，仅由门电路构成,概 述,第三章 组合逻辑电路,无记忆功能！,二、组合电路逻辑功能的表示方法,真值表，卡诺图，逻辑表达式，时间图(波形图),三、组合电路分类, 按逻辑功能不同：,加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器, 按开关元件不同：,C

2、MOS TTL, 按集成度不同：,SSI MSI LSI VLSI,3. 1 组合电路的分析方法和设计方法,3. 1. 1 组合电路的基本分析方法,一、分析方法,逻辑图,逻辑表达式,化简,真值表,说明功能,分析目的：, 确定输入变量不同取值时功能是否满足要求；, 得到输出函数的标准与或式，以便用 MSI、LSI 实现, 得到其功能的逻辑描述，以便用于系统分析,解,(1) 逐级写输出函数的逻辑表达式,W,X,例 3. 1. 1 分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。,二、分析举例,W,X,(2) 化简,(3) 列真值表,A B C D,A B C D,Y,Y,0 0

3、 0 0,0 0 0 1,0 0 1 0,0 0 1 1,0 1 0 0,0 1 0 1,0 1 1 0,0 1 1 1,1 0 0 0,1 0 0 1,1 0 1 0,1 0 1 1,1 1 0 0,1 1 0 1,1 1 1 0,1 1 1 1,1,1,1,1,1,1,1,1,0,0,0,0,0,0,0,0,(4) 功能说明：,当输入四位代码中 1 的个数为奇数时输出为 1，为偶数时输出为 0 检奇电路。, 3.1.2 组合电路的基本设计方法,【补充】常用的组合电路的设计方法：,（1）用小规模集成电路SSI，即集成门电路，采用数字设计的经典方法来设计 ,（2）用中规模集成电路MSI功能模块

4、实现,（3）用大规模集成电路LSI，即可编程逻辑器件（PLD），用编程软件来实现,3.1.2 组合电路的基本设计方法,一、设计方法 (主要针对用SSI, 采用经典设计方法),逻辑抽象,列真值表,写表达式 化简或变换,画逻辑图,逻辑抽象：, 根据因果关系确定输入、输出变量, 状态赋值 用 0 和 1 表示信号的不同状态, 根据功能要求列出真值表,根据所用元器件(分立元件 或 集成芯片)的情况将函数式进行化简或变换。,化简或变换：,过程与分析过程相反, 设定变量：,二、 设计举例,【例 3. 1. 2】 设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。,解,输入 A、B、C 输

5、出Y, 状态赋值：,1 表示 高电平 0 表示 低电平,(1) 逻辑抽象, 列真值表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,0,0,1,0,1,1,1,(2) 化简,最简与或式,最简与非-与非式,(3) 画逻辑图, 用与门和或门实现,A,B,Y,C, 用与非门实现,&,【例 3. 1. 2】 课后自阅,【例】 设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。,解 (1)逻辑抽象,输入变量：,1 - 亮,0 - 灭,输出变量：,R（红） Y（黄） G（绿）

6、,Z（有无故障）,1 - 有,0 - 无,列真值表,R Y G,Z,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,1,0,0,1,0,1,1,1,(2)卡诺图化简,R,YG,0,1,00,01,11,10,1,1,1,1,1,(3) 画逻辑图,3.2 加法器和数值比较器,3.2.1 加法器（Adder）,一、半加器和全加器,1. 半加器（Half Adder）,两个 1 位二进制数相加不考虑低位进位。,0 0,0 1,1 0,1 1,0 0,1 0,1 0,0 1,真 值 表,函数式,Ai+Bi = Si (和) Ci (进位),逻 辑 图,曾

7、 用 符 号,国 标 符 号,半加器,函 数 式,2. 全加器（Full Adder）,两个 1 位二进制数相加，考虑低位进位。,Ai + Bi + Ci -1 ( 低位进位 ) = Si ( 和 ) Ci ( 向高位进位 ),1 0 1 1,- A,1 1 1 0,- B,+,- 低位进位,1,0,0,1,0,1,1,1,1,真 值 表,标准 与或式,0 0,1 0,1 0,0 1,1 0,0 1,0 1,1 1,- S,高位进位,0,卡诺图,A,BC,0,1,00,01,11,10,1,1,1,1,A,BC,0,1,00,01,11,10,1,1,1,1,圈 “ 0 ”,最简与或式,圈 “

8、 1 ”,逻辑图,(a) 用与门、或门和非门实现,曾用符号,国标符号,(b) 用与或非门和非门实现,连线不如上个图结构清晰,3. 集成全加器 ,TTL：74LS183,CMOS：C661,双全加器,二、加法器（Adder）,实现多位二进制数相加,1. 4 位串行进位加法器,电路简单,速度低 = 4 tpd,tpd 1位全加器的平均传输延迟时间,特点,优点：,缺点：,2. 超前进位加法器,作加法运算时，总进位信号由输入二进制数直接产生:,特点,优点：速度快,缺点：电路比较复杂,集成芯片,CMOS：CC4008,TTL：74283 74LS283,逻辑结构示意图,3. 2. 2 数值比较器（Dig

9、ital Comparator）,一、1 位数值比较器,0 0,0 1,1 0,1 1,0 1 0,0 0 1,1 0 0,0 1 0,真 值 表,函数式,逻辑图, 用与非门和非门实现,Ai Bi,Li Gi Mi,= Ai Bi, 用与门、或门、非门实现（自阅，见P156 图3.2.9）,二、4 位数值比较器,A = A3A2A1A0,A B,L = 1,A = B,M = 1,A B,G = 1,真值表,B = B3B2B1B0,其逻辑表达式及实现电路参见P157-158（自阅）,真值表,级联输入：供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的 FA B,三、4 位集成数值比较器,

10、扩展：,1、 集成数值比较器 74LS85 (TTL),低位比较结果,高位比较结果,FAB,FAB,B7 A7 B6 A6 B5 A5 B4 A4,B3 A3 B2 A2 B1 A1 B0 A0,两片4 位 8 位,注： CMOS 与TTL集成比较器的级联不同,级 联 输 入,比较输出,CMOS 芯片设置 A B 只是为了电路对称，不起判断作用,B7 A7 B6 A6 B5 A5 B4 A4,FAB,B3 A3 B2 A2 B1 A1 B0 A0,FAB,2、集成数值比较器 CC15485(CMOS),扩展：,两片4 位 8 位,低位比较结果,高位比较结果,比较输出,级 联 输 入,3. 3

11、编码器和译码器,3. 3. 1 编码器（Encoder）,编码：,用文字、符号或者数字表示特定对象的过程 （在数字电路中，用二进制代码表示不同事物）,二进制编码器,二十进制编码器,分类,普通编码器,优先编码器,2nn,104,或,满足：,如：n=4 , m=2 n=8 , m=3 n=16 , m=4 n=10 , m=4,（自阅）,（重点）,一、二进制编码器,对 N = 2n 个信号用 n 位二进制代码进行编码的电路,3 位二进制编码器(8 线- 3 线),编码表,函数式,Y2 = I4 + I5 + I6 + I7,Y1 = I2 + I3+ I6 + I7,Y0 = I1 + I3+ I

12、5 + I7,输 入,输 出,I0 I7 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。,输 入,输 出,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,Y2 Y1 Y0,I0 I1 I2 I3 I4 I5 I6 I7,函数式,逻辑图, 用或门实现, 用与非门实现,优先编码：,允许几个信号同时输入，但只对优先级别最高 的进行编码。优先顺序：I7 I0（人为设定）,编码表,函数式,2. 3 位二进制优先编码器,输入 输出 为原 变量,逻 辑 图,输入 输出 为反 变量,对 0 9 十个信号用 4 位二进制代码进行编码的电路。,1. 8

13、421 BCD 编码器,2. 8421 BCD 优先编码器,3. 集成 10线 -4线优先编码器,（74147 74LS147）,三、几种常用编码（自阅）,1. 二-十进制编码,8421 码 余 3 码 2421 码 5211 码 余 3 循环码 右移循环码,循环码（反射码或格雷码）,ISO码,ANSCII（ASCII）码,二、二-十进制编码器（自阅）,2. 其他,3.3.2 译码器（Decoder）,编码的逆过程，将二进制代码翻译为原来的含义,一、二进制译码器(Binary Decoder),输入 n 位 二进制代码,如： 2 线 4 线译码器,3 线 8 线译码器 ,4 线 16 线译码器

14、,输出 m 个信号 m = 2n,1. 3位二进制译码器 ( 3 线 8 线),真值表,函数式,0 0 0 0 0 0 0 1,0 0 0 0 0 0 1 0,0 0 0 0 0 1 0 0,0 0 0 0 1 0 0 0,0 0 0 1 0 0 0 0,0 0 1 0 0 0 0 0,0 1 0 0 0 0 0 0,1 0 0 0 0 0 0 0,3 线 - 8 线译码器逻辑图,与非门、反变量输出（图3.3.16）,工作原理：, 与门、原变量输出（图3.3.15自阅）,2. 集成 3 线 8 线译码器 - 74LS138,引脚排列图,功能示意图,输入选通控制端,芯片才正常工作，否则不工作,仅当,真值表,（参阅表3.3.13） 注意：A2 为高位，A0为低位,3. 二进制译码器的级联,两片3 线 8 线,4 线-16 线,A0,A1,A2,A3,0,1,000 111,100 111,（级联后整个电路没有使能端） 与书上图3.3.18 略有不同,三片 3 线- 8 线,5 线 - 24 线,工 禁 禁,禁 工 禁,禁 禁 工,禁 禁 禁,全为 1,功能特点：,输出端提供全部最小项,电路特点：,与门(原变量输出),与非门(反变量输出),4. 二进制译码器的主要特点,二、二-十进制译码器（ 自阅） (