微机技术第04章 微处理器外部特性

《微机技术第04章 微处理器外部特性》由会员分享，可在线阅读，更多相关《微机技术第04章 微处理器外部特性（69页珍藏版）》请在金锄头文库上搜索。

1、第 4 章,第4章 微处理器外部特性,教学重点 最小组态下的基本引脚和总线形成 最小组态下的总线时序,4.1 8088的引脚信号和总线形成,外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 引脚的功能 信号的流向 有效电平 三态能力,指引脚信号的定义、作用；通常采用英文单词或其缩写表示,信号从芯片向外输出，还是从外部输入芯片，或者是双向的,起作用的逻辑电平 高、低电平有效 上升、下降边沿有效,输出正常的低电平、高电平外，还可以输出高阻的第三态,4.1.1 8088的两种组态模式,两种组态构成两种不同规模的应用系统 最小组态模式 构成小规模的应用系统 8088本身提供所有的系统总线信号

2、 最大组态模式 构成较大规模的应用系统，例如可以接入数值协处理器8087 8088和总线控制器8288共同形成系统总线信号,4.1.1 8088的两种组态模式（续）,两种组态利用MN/MX*引脚区别 MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式 两种组态下的内部操作并没有区别 IBM PC/XT采用最大组态 本书以最小组态展开基本原理,8088的引脚图,4.1.2 最小组态的引脚信号,数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚,1. 数据和地址引脚,AD7AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问

3、存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7A0 其他时间用于传送8位数据D7D0,1. 数据和地址引脚（续1）,A15A8（Address） 中间8位地址引脚，输出、三态 这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15A8,1. 数据和地址引脚（续2）,A19/S6A16/S3（Address/Status） 地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输出高4位地址A19A16 在访问外设的第一个时钟周期全部输出低电平无效 其他时间输出状态信号S6S3,2. 读写控制引脚,ALE（Addre

4、ss Latch Enable） 地址锁存允许，输出、三态、高电平有效 ALE引脚高有效时，表示复用引脚：AD7AD0和A19/S6A16/S3正在传送地址信息 由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来,2. 读写控制引脚（续1）,IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址,2. 读写控制引脚（续2）,WR*（Write

5、） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示CPU正在从存储器或I/O端口读入数据,2. 读写控制引脚（续3）,IO/M*、WR*和RD*是最基本的控制信号 组合后，控制4种基本的总线周期,2. 读写控制引脚（续4）,READY 存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8088 CPU会在第3个时钟周期的前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周

6、期，否则继续插入等待周期Tw。,2. 读写控制引脚（续5）,DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）,2. 读写控制引脚（续6）,SS0*（System Status 0） 最小组态模式下的状态输出信号 它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态： 1. 取指 5. 中断响应 2.

7、 存储器读 6. I/O读 3. 存储器写 7. I/O写 4. 过渡状态 8. 暂停,3. 中断请求和响应引脚,INTR（Interrupt Request） 可屏蔽中断请求，输入、高电平有效 有效时，表示请求设备向CPU申请可屏蔽中断 该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽,3. 中断请求和响应引脚（续1）,INTA*（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出有效响应信号，以便通知

8、外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线,3. 中断请求和响应引脚（续2）,NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU内被屏蔽 当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务,主机与外设进行数据交换通常采用可屏蔽中断 不可屏蔽中断通常用于处理掉电等系统故障,4. 总线请求和响应引脚,HOLD 总线保持（即总线请求），输入、高电平有效 有效时，表示总线请求设备向CPU申请占有总线 该信号从有效回到无效时，表示总线请求设备对总

9、线的使用已经结束，通知CPU收回对总线的控制权,DMA控制器等主控设备通过HOLD申请 占用系统总线（通常由CPU控制）,4. 总线请求和响应引脚（续1）,HLDA（HOLD Acknowledge） 总线保持响应（即总线响应），输出、高电平有效 有效时，表示CPU已响应总线请求并已将总线释放 此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线 待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权,5. 其它引脚,RESET 复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当他再度返回无效

10、时，CPU将重新开始工作 8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H,5. 其它引脚（续1）,CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHz IBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns,5. 其它引脚（续2）,Vcc 电源输入，向CPU提供5V电源 GND 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） 组态选择，输入 接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态,5. 其它引脚（续3）,TEST* 测试，输入

11、、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到引脚有效为止 在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步,“引脚”小结,CPU引脚是系统总线的基本信号 可以分成三类信号： 8位数据线：D0D7 20位地址线：A0A19 控制线： ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND,有问题！,“引脚”提问,提问之

12、一： CPU引脚是如何与外部连接的呢？ 解答：总线形成（第4.1.3节）,提问之二： CPU引脚是如何相互配合， 实现总线操作、控制系统工作的呢？ 解答：总线时序（第4.2节）,4.1.3 最小组态的总线形成,（1）20位地址总线 采用3个三态透明锁存器8282进行锁存和驱动 （2）8位数据总线 采用数据收发器8286进行驱动 （3）系统控制信号 由8088引脚直接提供,补充：三态门和D触发器,三态门和以D触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路 三态门：功率放大、导通开关 器件共用总线时，一般使用三态电路： 需要使用总线的时候打开三态门； 不使用的时候关闭三态门，使之处于高阻

13、 D触发器：信号保持，也可用作导通开关,三态,锁存,三态缓冲器（三态门）,具有单向导通和三态的特性,T为低平时： 输出为高阻抗（三态） T为高电平时： 输出为输入的反相,74LS244,双4位单向缓冲器 分成4位的两组 每组的控制端连接在一起 控制端低电平有效 输出与输入同相,每一位都是一个三态门， 每4个三态门的控制端连接在一起,双向三态缓冲器,具有双向导通和三态的特性,OE*0，导通 T1 AB T0 AB OE*1，不导通,Intel 8286,8位双向缓冲器 控制端连接在一起， 低电平有效 可以双向导通 输出与输入同相,OE*0，导通 T1 AB T0 AB OE*1，不导通,每一位都

14、是一个双向三态门， 8位具有共同的控制端,74LS245,8位双向缓冲器 控制端连接在一起， 低电平有效 可以双向导通 输出与输入同相,E*0，导通 DIR1 AB DIR0 AB E*1，不导通,74LS245与Intel 8286功能一样,D触发器,电平锁存： 高电平通过，低电平锁存 上升沿锁存： 通常用负脉冲触发锁存,负脉冲的上升沿,带有异步置位清零的 电平控制的锁存器,74LS273,具有异步清零的 TTL上升沿锁存器,每一位都是一个D触发器， 8个D触发器的控制端连接在一起,三态缓冲锁存器（三态锁存器）,T,A,D Q C,B,Intel 8282,具有三态输出的 TTL电平锁存器

15、STB 电平锁存引脚 OE* 输出允许引脚,每一位都是一个三态锁存器， 8个三态锁存器的控制端连在一起,74LS373,具有三态输出的 TTL电平锁存器 LE 电平锁存引脚 OE* 输出允许引脚,74LS373与Intel 8282功能一样,4.1.3 最小组态的总线形成,（1） 20位地址总线的形成,采用3个8282进行锁存和驱动 Intel 8282是三态透明锁存器，类似有Intel 8283和通用数字集成电路芯片373 三态输出： 输出控制信号有效时，允许数据输出； 无效时，不允许数据输出，呈高阻状态 透明：锁存器的输出能够跟随输入变化,（2） 8位数据总线的形成,采用数据收发器8286

16、进行双向驱动 Intel 8286是8位三态双向缓冲器，类似功能的器件还有Intel 8287、通用数字集成电路245等 另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路244就是一个常用的双4位三态单向缓冲器,（3） 系统控制信号的形成,由8088引脚直接提供 因为基本的控制信号8088引脚中都含有 例如：IO/M*、WR*、RD*等 其它信号的情况看详图,4.1.4 最大组态的引脚定义,8088的数据/地址等引脚在最大组态与最小组态时相同 有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号： S2*、S1*、S0*3个状态信号 LOCK*总线封锁信号 QS1、QS0指令队列状态信号 RQ*/GT0*、RQ*/GT1*2个总线请求/同意信号,4.1.5 最大组态的总线形成, 系统地址总线 采用三态透明锁存器74LS373和三态单向缓冲器74LS244 系统数据总线 通过三态双向缓冲