《fpgaquartus2宏功能模块应用》由会员分享，可在线阅读，更多相关《fpgaquartus2宏功能模块应用（84页珍藏版）》请在金锄头文库上搜索。
1、EDA技术及其应用,第4章 宏功能模块应用,4.1流水线乘法累加器设计,4.1.1 电路结构与工作原理,图3-1 流水线乘法累加器顶层设计,4.1流水线乘法累加器设计,4.1.2 电路结构与工作原理,图3-2 定制新的宏功能块,1. 调用乘法器,3.1流水线乘法累加器设计,3.1.2 电路结构与工作原理,图3-3 选择LPM宏功能模块,1. 调用乘法器,3.1流水线乘法累加器设计,3.1.2 电路结构与工作原理,图3-4 设置乘法器参数,1. 调用乘法器,4.1流水线乘法累加器设计,4.1.2 电路结构与工作原理,图3-5 设置乘法器结构类型,1. 调用乘法器,4.1流水线乘法累加器设计,4.
2、1.2 电路结构与工作原理,图3-6将LPM乘法器设置为流水线工作方式,1. 调用乘法器,4.1流水线乘法累加器设计,4.1.2 电路结构与工作原理,图3-7 设置LPM加法器类型,2. 调用加法器和锁存器,4.1流水线乘法累加器设计,4.1.2 电路结构与工作原理,图3-8 选择加法器数据输入类型,2. 调用加法器和锁存器,4.1流水线乘法累加器设计,4.1.2 电路结构与工作原理,图3-9 为加法器增加进位输出,2. 调用加法器和锁存器,4.1流水线乘法累加器设计,4.1.2 电路结构与工作原理,图3-10 为加法器增加流水线功能,2. 调用加法器和锁存器,4.1流水线乘法累加器设计,4.
3、1.2 电路结构与工作原理,图3-11 为LPM寄存器选择D触发器类型,2. 调用加法器和锁存器,4.1流水线乘法累加器设计,4.1.3 电路时序仿真与测试,图3-12 基于逻辑宏单元的设计报告,4.1流水线乘法累加器设计,4.1.3 电路时序仿真与测试,图3-13 基于专用嵌入式乘法器模块的设计报告,4.1流水线乘法累加器设计,4.1.3 电路时序仿真与测试,图3-14 基于逻辑宏单元的流水线乘法累加器时序分析报告,4.1流水线乘法累加器设计,4.1.3 电路时序仿真与测试,图3-15基于专用嵌入式乘法器模块的流水线乘法累加器时序分析报告,4.1流水线乘法累加器设计,4.1.3 电路时序仿真
4、与测试,图3-16 MULTADD工程仿真波形,4.2 逻辑数据采样电路设计,图3-17 逻辑数据采样电路顶层设计,3.2 逻辑数据采样电路设计,图3-18 调用LPM RAM宏功能模块,4.2 逻辑数据采样电路设计,图3-19 LPM RAM参数设置,4.2 逻辑数据采样电路设计,图3-20 增加时钟使能控制,4.2 逻辑数据采样电路设计,图3-21 允许在系统存储器内容编辑器能对此RAM编辑,4.2 逻辑数据采样电路设计,图3-22 调用LPM计数器,4.2 逻辑数据采样电路设计,图3-23 设置为加法计数器,4.2 逻辑数据采样电路设计,图3-24 设置为二进制计数器,4.2 逻辑数据采
5、样电路设计,图3-25 增加异步清0控制,4.2 逻辑数据采样电路设计,图3-26 键入默认参数,4.2 逻辑数据采样电路设计,图3-27加入默认参数,4.2 逻辑数据采样电路设计,图3-28 逻辑数据采样电路时序仿真波形,4.3 在系统存储器数据读写编辑器应用,图3-29 引脚锁定,1. 锁定引脚,4.3 在系统存储器数据读写编辑器应用,图3-30 In-System Memory Content Editor编辑窗中硬件通信口设置,2. 打开在系统存储单元编辑窗,4.3 在系统存储器数据读写编辑器应用,图3-31 In-System Memory Content Editor扫描FPGA结
6、果,2. 打开在系统存储单元编辑窗,4.3 在系统存储器数据读写编辑器应用,图3-32 In-System Memory Content Editor上载FPGA中RAM数据,3. 读取RAM中的数据,4.3 在系统存储器数据读写编辑器应用,图3-33 利用In-System Memory Content Editor读取LPM_RAM中数据,3. 读取RAM中的数据,4.3 在系统存储器数据读写编辑器应用,图3-34利用In-System Memory Content Editor向LPM_RAM下载数据文件,4. 编辑下载RAM中的数据,5. 输入输出数据文件,4.4 简易正弦信号发生器设
7、计,图3-35 正弦信号发生器结构框图,4.4.1 工作原理,4.4 简易正弦信号发生器设计,4.4.2 定制初始化数据文件,1建立.mif格式文件,【例3-1】 WIDTH = 8; DEPTH = 64; ADDRESS_RADIX = HEX; DATA_RADIX = HEX; CONTENT BEGIN 0 : FF; 1 : FE; 2 : FC; 3 : F9; 4 : F5; （数据略去） 3D : FC; 3E : FE; 3F : FF; END;,4.4 简易正弦信号发生器设计,4.4.2 定制初始化数据文件,1建立.mif格式文件,【例3-2】 #include #in
8、clude “math.h“ main() int i;float s; for (i=0;i sin_ rom. mif;,4.4 简易正弦信号发生器设计,图3-36 将波形数据填入mif文件表中,4.4.2 定制初始化数据文件,2建立.hex格式文件,4.4 简易正弦信号发生器设计,图3-37 ASM格式建hex文件,4.4.2 定制初始化数据文件,2建立.hex格式文件,4.4 简易正弦信号发生器设计,图3-38 sdata.hex文件的放置路径,4.4.2 定制初始化数据文件,2建立.hex格式文件,4.4 简易正弦信号发生器设计,图3-39 简易正弦信号发生器顶层电路设计,4.4.3
9、 定制LPM元件,3.4 简易正弦信号发生器设计,图3-40 选择data_rom模块数据线和地址线宽度,3.4.3 定制LPM元件,3.4 简易正弦信号发生器设计,图3-41 调入ROM初始化数据文件并选择在系统读写功能,3.4.3 定制LPM元件,4.4 简易正弦信号发生器设计,图3-42 修改初始化数据文件路径,4.4.3 定制LPM元件,4.4 简易正弦信号发生器设计,图3-43 设定为加法计数器,4.4.3 定制LPM元件,4.4 简易正弦信号发生器设计,图3-44 当前工程仿真波形输出,4.4.4 完成顶层设计,4.4 简易正弦信号发生器设计,图3-45利用In-System Me
10、mory Content Editor读取LPM_ROM中数据,4.4.4 完成顶层设计,4.5 嵌入式逻辑分析仪使用方法,图3-46 SignalTap II编辑窗,4.5.1 SignalTap II一般使用方法和实例,1打开SignalTap II编辑窗,4.5 嵌入式逻辑分析仪使用方法,图3-47 选择需要测试的信号,4.5.1 SignalTap II一般使用方法和实例,2调入待测信号窗,3.5 嵌入式逻辑分析仪使用方法,图3-48 设置SignalTap II工作参数,3.5.1 SignalTap II一般使用方法和实例,2调入待测信号窗,3.5 嵌入式逻辑分析仪使用方法,图3-
11、49设置SignalTap II的触发信号和触发方式,3.5.1 SignalTap II一般使用方法和实例,3SignalTap II参数设置,4.5 嵌入式逻辑分析仪使用方法,图3-50 SignalTap II文件存盘,4.5.1 SignalTap II一般使用方法和实例,4文件存盘,3.5 嵌入式逻辑分析仪使用方法,图3-51 设置全程编译中加入SignalTap II核文件,3.5.1 SignalTap II一般使用方法和实例,4文件存盘,4.5 嵌入式逻辑分析仪使用方法,图3-52下载含有SignalTap II的.sof文件并启动SignalTap II,4.5.1 Sign
12、alTap II一般使用方法和实例,5编译下载,6启动SignalTap II进行采样与分析,3.5 嵌入式逻辑分析仪使用方法,图3-53 设置SignalTap II窗口中波形数据显示方式,3.5.1 SignalTap II一般使用方法和实例,5编译下载,6启动SignalTap II进行采样与分析,4.5 嵌入式逻辑分析仪使用方法,图3-54 SignalTap II嵌入式逻辑分析仪获得的波形,4.5.1 SignalTap II一般使用方法和实例,6启动SignalTap II进行采样与分析,4.5 嵌入式逻辑分析仪使用方法,图3-55 利用In-System Memory Conte
13、nt Editor修改LPM_ROM中数据后SignalTap II测得的波形,4.5.1 SignalTap II一般使用方法和实例,6启动SignalTap II进行采样与分析,4.5 嵌入式逻辑分析仪使用方法,图3-56 选择高级触发条件,4.5.2 编辑SignalTapII的触发信号,4.5 嵌入式逻辑分析仪使用方法,图3-57 进入“触发条件函数编辑”窗口,4.5.2 编辑SignalTapII的触发信号,4.5 嵌入式逻辑分析仪使用方法,图3-58 编辑触发函数,4.5.2 编辑SignalTapII的触发信号,4.6 FIFO模块定制,图3-59 FIFO编辑窗,4.6 FIF
14、O模块定制,图3-60 FIFO的仿真波形,4.7 嵌入式锁相环ALTPLL调用,图3-61 选择输入参考时钟为20MHz,4.7.1 建立嵌入式锁相环元件,4.7 嵌入式锁相环ALTPLL调用,图3-62 选择控制信号,4.7.1 建立嵌入式锁相环元件,4.7 嵌入式锁相环ALTPLL调用,图3-63 选择e0的输出频率为200MHz,4.7.1 建立嵌入式锁相环元件,4.7 嵌入式锁相环ALTPLL调用,图3-64 ALTPLL元件的仿真波形,4.7.2 测试锁相环,4.7 嵌入式锁相环ALTPLL调用,图3-65 增加了锁相环的电路,4.7.2 测试锁相环,4.8 优化设计,图3-66
15、未使用流水线,4.8.1 流水线设计,4.8 优化设计,图3-67 使用流水线,4.8.1 流水线设计,4.8 优化设计,图3-68 流水线工作图示,4.8.1 流水线设计,4.8 优化设计,图3-69 不合理的结构,4.8.2 寄存器平衡技术,4.8 优化设计,图3-70 寄存器平衡结构,4.8.2 寄存器平衡技术,4.9 时序设置与分析,图3-71 全编译前时序条件设置（设置时钟信号CLK不低于130MHz）,4.9.1 时序约束设置,4.9 时序设置与分析,图3-72 由Timing Wizard窗口设置时序条件,4.9.1 时序约束设置,4.9 时序设置与分析,图3-73 时序分析报告
16、窗,4.9.2 查看时序分析结果,习习题,4-1. 归纳利用QuartusII进行原理图输入设计的流程：从电路编辑输入一直到SignalTap II测试。 4-2. 如何为设计中的SignalTap II加入独立采样时钟？ 4-3. 参考Quartus II的Help，详细说明Assignments菜单中Settings对话框的功能。 （1）说明其中的Timing Requirements & Qptions的功能、使用方法和检测途径。 （2）说明其中的Compilation Process的功能和使用方法。 （3）说明 Analysis & Synthesis Setting 的功能和使用方法，以及其中的 Synthesis Netlist Optimization的功能和使用方法。 （4）说明Fitter Se
