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1、第5章 Quartus II应用初步,5.1 基本设计流程,5.1.1 建立工作库文件夹和编辑设计文件,菜单：File New,5.1 基本设计流程,5.1.2 创建工程, 打开并建立新工程管理窗口。,菜单：File-New-Project Wizard,5.1 基本设计流程,5.1.2 创建工程, 将设计文件加入工程中。,5.1 基本设计流程, 选择目标芯片。,5.1 基本设计流程,5.1.2 创建工程, 工具设置。, 结束设置。,5.1 基本设计流程,5.1.3 编译前设置, 选择FPGA目标芯片。,菜单：Assignments-Settings,5.1 基本设计流程,5.1.3 编译前设
2、置, 选择配置器件的工作方式。,5.1.3 编译前设置,按钮：Device and Pin Options,5.1 基本设计流程,5.1.3 编译前设置, 选择配置器件和编程方式。,5.1.3 编译前设置,5.1 基本设计流程,5.1.3 编译前设置, 选择目标器件引脚端口状态。,5.1 基本设计流程,5.1.3 编译前设置, 选择确认Veriolg语言版本。,5.1 基本设计流程,5.1.4 全程编译,菜单：Processing-Start Compilation,5.1 基本设计流程,5.1.5 时序仿真, 打开波形编辑器。,菜单：File-New-Vector Waveform File
3、,5.1 基本设计流程,5.1.5 时序仿真, 设置仿真时间区域。, 波形文件存盘。 *.vwf文件,菜单：Edit-End Time,5.1 基本设计流程,5.1.5 时序仿真, 将工程CNT10的端口信号节点选入波形编辑器中。,5.1 基本设计流程,5.1.5 时序仿真, 将工程CNT10的端口信号节点选入波形编辑器中。,5.1 基本设计流程,5.1.5 时序仿真, 编辑输入波形(输入激励信号)。,5.1 基本设计流程,5.1.5 时序仿真, 总线数据格式设置和参数设置。,5.1 基本设计流程,5.1.5 时序仿真, 总线数据格式设置和参数设置。,5.1 基本设计流程,5.1.5 时序仿真
4、, 仿真器参数设置。,菜单：Assignment-Settings- Simulator Settings,5.1 基本设计流程,5.1.5 时序仿真, 启动仿真器。, 观察仿真结果。,菜单：Processing-Start Simulation,5.1 基本设计流程,5.1.6 应用RTL电路图观察器,菜单：Tools-Netlist Viewers-RTL Viewer,5.2 引脚设置与硬件验证,5.2.1 引脚锁定,菜单：Assignment-Assignment Editor- Locations,5.2 引脚设置与硬件验证,5.2.1 引脚锁定,5.2 引脚设置与硬件验证,5.2.
5、1 引脚锁定,菜单：Assignment-Assignment Editor- Locations,5.2 引脚设置与硬件验证,5.2.2 编译文件下载,（1）打开编程窗和配置文件。,菜单：Tools-Programmer,5.2 引脚设置与硬件验证,5.2.2 编译文件下载,（2）设置编程器。,5.2 引脚设置与硬件验证,5.2.3 AS模式编程,为使FPGA上电后保持原配置， 将配置文件烧写进专用FLASH配置芯片EPCSx中 编程模式Active Serial (AS),5.2 引脚设置与硬件验证,5.2.4 JTAG间接模式编程配置器件,1. 将SOF文件转化为JTAG间接配置文件。,
6、菜单：File-Convert Programming file type,5.2 引脚设置与硬件验证,5.2.4 JTAG间接模式编程配置器件,1. 将SOF文件转化为JTAG间接配置文件。,5.2 引脚设置与硬件验证,5.2.4 JTAG间接模式编程配置器件,1. 将SOF文件转化为JTAG间接配置文件。,5.2 引脚设置与硬件验证,5.2.4 JTAG间接模式编程配置器件,2. 下载JTAG间接配置文件。,5.2.5 USB-Blaster编程配置器件使用方法,菜单：Tools-Programmer,5.2 引脚设置与硬件验证,5.2.6 其他的锁定引脚方法,菜单：Assignments
7、-Pins,5.2 引脚设置与硬件验证,5.2.6 其他的锁定引脚方法,5.2 引脚设置与硬件验证,5.2.6 其他的锁定引脚方法,5.3 嵌入式逻辑分析仪使用方法,1打开SignalTap II编辑窗口,菜单：File-New -SignalTap II Logic Analyzer File,双击加入要观测的管脚,5.3 嵌入式逻辑分析仪使用方法,2调入待测信号,5.3 嵌入式逻辑分析仪使用方法,3SignalTap II参数设置,选择逻辑分析仪的采样时钟,选择采样深度,选择触发信号和触发方式,选择起始触发位置,5.3 嵌入式逻辑分析仪使用方法,4文件存盘： 保存为 *.stp 文件（Fi
8、le-Save as）,若自己选配stp文件的做法：菜单Assignments-Settings - SignalTap II Logic Analyzer,选择要捆绑的stp文件,设计完成后可以取消STP 部件(取消“”即可),5.3 嵌入式逻辑分析仪使用方法,5编译下载,（1）启动全程编译 （2）连接JTAG口 （3）打开要下载的*.sof文件 （4）启动下载,5.3 嵌入式逻辑分析仪使用方法,6启动SignalTap II进行采样与分析,菜单：Processing- Autorun Analysis,5.3 嵌入式逻辑分析仪使用方法,6启动SignalTap II进行采样与分析,右击Bu
9、s Display Format 选Unsigned Line Chart 模拟信号波形显示,5.4 编辑SignalTap II的触发信号,触发条件选Basic: 采样触发信号直接采样外部 或由设计模块内部信号产生,5.4 编辑SignalTap II的触发信号,触发条件选Advanced后出现的窗口: 触发条件在Result窗口中编辑,5.4 编辑SignalTap II的触发信号,触发条件选Advanced后出现的窗口: 触发条件在Result窗口中编辑,拖入,拖入,拖入,显示触发函数,5.5 原理图输入设计方法,5.5.1 层次化设计流程,1. 为本项工程设计建立文件夹,2. 建立原理
10、图文件工程和仿真,菜单：File-New -Block Diagram/Schematic File 文件保存为 *.bdf,原理图编辑窗口中双击或右键Insert-Symbol 弹出Symbol对话框,5.5 原理图输入设计方法,5.5.1 层次化设计流程,2. 建立原理图文件工程和仿真,菜单：File-New-Vector Waveform File,5.5 原理图输入设计方法,5.5.1 层次化设计流程,3. 将设计项目设置成可调用的元件,菜单：File-Create /Update-Create Symbol Files for Current File 将当前电路图变成一个元件存盘，
11、 文件名: *.bsf,5.5 原理图输入设计方法,5.5.1 层次化设计流程,4. 设计全加器顶层文件,再建一个原理图文件f_adder.bdf，然后设置为新工程f_adder.qpf,菜单：File-New -Block Diagram/Schematic File,5.5 原理图输入设计方法,5.5.1 层次化设计流程,4. 设计全加器顶层文件,原理图编辑窗口中双击或右键Insert-Symbol 弹出Symbol对话框,5.5 原理图输入设计方法,5.5.1 层次化设计流程,4. 设计全加器顶层文件,5.5 原理图输入设计方法,5.5.1 层次化设计流程,5. 将设计项目进行时序仿真,
12、菜单：File-New-Vector Waveform File,5.5 原理图输入设计方法,5.5.2 应用宏模块的多层次原理图设计,1. 计数器设计,conter8.bdf,5.5 原理图输入设计方法,5.5.2 应用宏模块的多层次原理图设计,1. 计数器设计,5.5 原理图输入设计方法,2. 频率计主结构电路设计,5.5 原理图输入设计方法,5.5.2 应用宏模块的多层次原理图设计,2. 频率计主结构电路设计,3. 时序控制电路设计,清零,结束计数,开始计数,锁存 送显,tf_ctro.bdf,4. 顶层电路设计,ft_top.bdf,5.5 原理图输入设计方法,5.5.2 应用宏模块的
13、多层次原理图设计,4. 顶层电路设计,5.5 原理图输入设计方法,5.5.3 74系列宏模块逻辑功能真值表查询,习 题,5-1 归纳利用Quartus II进行Verilog文本输入设计的流程：从文件输入一直到SignalTapII测试。 5-2 由图5-35和图5-36，详细说明工程CNT10的硬件工作情况。 5-3 如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的实测结果。 5-4 参考Quartus II的Help，详细说明Assignments菜单中Settings对话框的功能。 (1) 说明其中的Timing Requirements & Qption
14、s的功能、使用方法和检测途径。 (2) 说明其中的Compilation Process的功能和使用方法。 (3) 说明Analysis & Synthesis Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。 (4) 说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的使用方法。,习 题,5-5 概述Assignments菜单中Assignment Editor的功能，举例说明。 5-6 用74148和与非门实现8421BCD优先编码器，用三片74139组成一个5
15、-24译码器。 5-7 用74283加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是BCD码，CI为低位的进位信号，CO为高位的进位信号，输入为两个1位十进制数A，输出用S表示。 5-8 用原理图输入方式设计一个7人表决电路，参加表决者7人，同意为1，不同意为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。 5-9 基于原理图输入方式，用D触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。 5-10 基于原理图输入方式，应用4位全加器和74374构成4位二进制加法计数器。如果使用74299、74373、D触发
16、器和非门来完成上述功能，应该有怎样的电路？,习 题,5-11 用一片74163和两片74138构成一个具有12路脉冲输出的数据分配器。要求在原理图上标明第1路到第12路输出的位置。若改用一片74195代替以上的74163，试完成同样的设计。 5-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。 5-13 用7490设计模为872的计数器，且输出的个位、十位、百位都应符合8421码权重。,实验与设计,5-1 设计含异步清零和同步加载与时钟使能的计数器 (1) 实验目的：熟悉Quartus II的Verilog文本设计流程全过程，学习计数器的设计、仿真和硬件测试。掌握原理图与文本混合设计方法。 (2) 实验原理：参考4.3.2节。实验程序为例4-21，设计流程参考本章。 (3) 实验内容1：根据5.1节在Quartus II上对例4-21进行编辑、编译、
