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1、 嵌入式系统原理与开发,第15讲 南京大学计算机系 俞建新主讲,2008年春季,2008年6月28日,南京大学计算机系 张家界培训,2,第7章 中断、DMA和时间管理,本章主要介绍以下内容： 嵌入式中断控制器 嵌入式DMA控制器 嵌入式系统时钟控制和管理 锁相环电路 时钟电源管理器 实时时钟 脉宽调制定时器,2008年6月28日,南京大学计算机系 张家界培训,3,7.3 嵌入式系统时钟控制和管理,嵌入式处理器主频时钟来源于锁相器（锁相环） 在时钟电源管理器的控制下，主频时钟按照设定的分频模式被输送到各个硬件部件，以达到使能/禁能各个功能部件以及节省功耗的目的。 实时时钟（RTC，也叫日历时钟）
2、对主频脉冲信号计数，为嵌入式系统提供时钟节拍脉冲信号、计时信号（年/月/日、星期、时/分/秒）和闹钟（告警）信号。 使用主频信号的另外一个外设部件是脉冲宽度调制器（PWM），它可以提供指定占空比的时钟脉冲信号，也可以提供计数定时信号。,2008年6月28日,南京大学计算机系 张家界培训,4,7.3.1 锁相环主频信号产生器,在ARM处理器里，锁相器参考接收到的脉冲信号的频率和相位，输出一个同步时钟信号，即主频信号。 由于锁相器的内部是一个反馈电路，所以常常称为锁相环。参看下面的结构图。,2008年6月28日,南京大学计算机系 张家界培训,5,锁相环的基本结构,锁相环主要由鉴相器、可调相/调频的
3、时钟发生器器和环路滤波器的三个部分组成，各个部分的工作原理如下。 鉴相器：用于判断锁相器所输出的时钟信号和接收到的晶体震荡脉冲信号中时钟的相差幅度。 可调相/调频的时钟发生器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能。 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器。用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。,2008年6月28日,南京大学计算机系 张家界培训,6,S3C44B0X锁相环 （ PLL Phase Locked loop）内部模块,S3C44B0X的锁相环包括4个基
4、本模块： VCO 用于产生随直流电压变化的输出频率； Voltage Controlled Oscillator，电压控制振荡器 Divider P （预分频器 P）将输入频率（ Fin ）除以CLKCON寄存器里的p分频参数； Divider M （主分频器 M）将VCO的输出频率除以CLKCON寄存器里的m分频参数，作为PFD（Phase Frequency Detector，相位频率检测器）的输入； Divider S（后分频器S）将输出频率除以CLKCON寄存器里的S分频参数，即可得Fpllo （PLL模块的输出频率）。,2008年6月28日,南京大学计算机系 张家界培训,7,S3C4
5、4B0X的锁相环电路方框图,S3C44B0X的PLL输出的时钟受控于PLLCON设置,2008年6月28日,南京大学计算机系 张家界培训,8,S3C44B0X锁相环输出时钟的频率,锁相环输出Fpllo 与锁相环输入Fin的关系 S3C44B0X的PLL模块的输出时钟频率Fpllo和输入参考时钟频率fin的关系由下式决定： Fpllo = (m x Fin) / (p x 2 s ) m = M+ 8，也就是分频器M 的分配值+8 p = P+ 2，也就是分频器P的分频值+2 规定：Fpllo大于20MHz ，并且小于66MHz,2008年6月28日,南京大学计算机系 张家界培训,9,S3C44
6、B0X的锁相环控制寄存器PLLCON位定义,2008年6月28日,南京大学计算机系 张家界培训,10,S3C44B0X锁相环输出时钟设置举例,假定PLL的输入时钟是 Fin=14.318MHz 要求PLL的输出时钟是Fout=60MHz 则设定PLLCON的三个分频系数字段值为： MDIV=59，即M分频系数为59 PDIV=6，即P分频系数为6 SDIV=1，即S分频系数为1 验算如下 Fout=(59+8)*14,318,000)/(6+2)*21)=59,956,625 =60MHz,2008年6月28日,南京大学计算机系 张家界培训,11,S3C44B0X的66MHz主频信号 设置参数
7、,ARM300-S实验平台上的OPTION.H对PLL进行配置 假定PLL的输入时钟是 Fin=14.318MHz 要求PLL的输出时钟是Fout=66MHz 则可以把PLLCON的三个分频系数字段值设为： MDIV=66，即M分频系数为66 PDIV=6，即P分频系数为6 SDIV=1，即S分频系数为1 验算如下 Fout=(66+8)*14,318,000)/(6+2)*21)=66,220,750 =66MHz,2008年6月28日,南京大学计算机系 张家界培训,12,7.3.2 嵌入式系统的时钟管理,时钟信号发生器（简称时钟发生器）为处理器提供时钟信号。它可以是一个独立的芯片，也可以集
8、成在处理器内部。 前者的例子有80186处理器外接8284时钟发生器，后者的例子有8051单片机、S3C44B0X和S3C2410X等。目前，绝大多数嵌入式处理器的时钟信号发生器以后一种形态存在。,2008年6月28日,南京大学计算机系 张家界培训,13,S3C44B0X的时钟电源管理器,S3C44B0X的内建时钟电源管理器为CPU和外部设备提供时钟信号。可以通过软件来控制该内嵌时钟电源管理器为哪些外部设备模块提供时钟信号，或者切断哪些外部设备的时钟源以减少功耗。 此外，在软件的控制下，时钟电源管理器还能够为嵌入式应用提供五种电源管理模式。,2008年6月28日,南京大学计算机系 张家界培训,
9、14,S3C44B0X的初始时钟脉冲信号,S3C44B0X初始时钟脉冲信号来源有两种可能：用外部晶振来产生，或者直接输入外部时钟。初始时钟源选择取决于引脚OM3:2的状态。具体地讲，由nRESET上升沿时刻的OM3和OM2引脚电平决定。OM3:2=00选择晶体时钟，OM3:2=01选择外部时钟。,2008年6月28日,南京大学计算机系 张家界培训,15,启动时S3C44B0X主频信号的选择,Although the PLL starts just after a reset, the PLL output can not be used as Fout until the S/W writes
10、 valid settings to the PLLCON register. Before this valid setting, the clock from crystal oscillator or Ext. clock source will be used as Fout directly. Even if the user wants to maintain the default value of PLLCON register, the user should write the same value into PLLCON register.,2008年6月28日,南京大学
11、计算机系 张家界培训,16,S3C44B0X的时钟电源管理器,下图是S3C44B0X的时钟电源管理器内部结构。由端口E的PE0引脚控制MCLK的输出，PCONE的1:0=10选择输出时钟为经过PLL的外部时钟Fpllo， 1:0=11选择输出时钟为Fout，也就是MCLK。,2008年6月28日,南京大学计算机系 张家界培训,17,S3C44B0X的电源管理,嵌入式处理器的电源管理与它的时钟控制关系密切。S3C44B0X中的电源管理提供如下5种模式，其中有4种与时钟有关。 正常模式（Normal Mode） 空闲模式（Idle Mode） 低速模式（Slow Mode） 停止模式（Stop M
12、ode） 液晶屏的SL_IDLE模式（SL Idle Mode）,2008年6月28日,南京大学计算机系 张家界培训,18,S3C44B0X的正常电源模式,当S3C44B0X工作在正常模式场合，时钟电源管理器提供时钟信号给CPU和各种外设。当所有的外设都开启工作时，处理器所消耗的功耗最大。用户可以通过对CLKCON寄存器的设置来控制外设的操作模式。（参看表7-8） 例如，如果定时器和DMA不需要时钟，则用户可以断开定时器和DMA的时钟供给以降低功耗。,2008年6月28日,南京大学计算机系 张家界培训,19,S3C44B0X的时钟控制寄存器 CLKCON位定义（上）,2008年6月28日,南京
13、大学计算机系 张家界培训,20,S3C44B0X的时钟控制寄存器 CLKCON位定义（下）,2008年6月28日,南京大学计算机系 张家界培训,21,S3C44B0X电源管理下的省电数据,关闭I/O模块时，S3C44B0X典型的功耗节省 数据（66MHz主频）：,2008年6月28日,南京大学计算机系 张家界培训,22,S3C44B0X的空闲模式,空闲模式 停止对CPU内核的时钟供给，但总线控制器、存储控制器、中断控制器和电源管理模块继续正常运行。保留所有对外部设备的时钟信号供给。在空闲模式下，总功耗不包含CPU内核的功耗。任何中断请求都能够把CPU从空闲模式中唤醒。要退出空闲模式，EINT7
14、:0，或者RTC告警中断，或者其他的中断应当被激活。,2008年6月28日,南京大学计算机系 张家界培训,23,S3C44B0X的低速模式 （非PLL模式）,慢速模式 一种非倍频模式，慢速模式直接采用外部时钟作为S3C44B0X的主工作时钟，而不使用内部倍频器。在这种情况下，功耗的大小仅依赖于外部时钟的频率的大小。PLL部件所消耗的功耗不包含在内。 Fout=Fin / (2xSLOW_VAL) 当SLOW_VAL0 Fout=Fin 当SLOW_VAL=0,2008年6月28日,南京大学计算机系 张家界培训,24,S3C44B0X的时钟低速控制寄存器 (CLKSLOW)位定义,2008年6月
15、28日,南京大学计算机系 张家界培训,25,S3C44B0X的停止模式,停止模式 禁止锁相环电路（PLL）以冻结CPU内核和所有外设的时钟。这时功耗最低，功耗大小仅由S3C44B0X内部的漏电流大小决定，这个电流一般小于10uA。 可以通过外部中断把CPU从停止模式中唤醒。 刚退出停止模式时，只会进入THAW状态（解冻状态，过渡状态）。换句话说，用户不可能直接从停止模式返回到正常模式，如下一幅幻灯片所示。,2008年6月28日,南京大学计算机系 张家界培训,26,S3C44B0X的电源管理状态机,2008年6月28日,南京大学计算机系 张家界培训,27,S3C44B0X的停止模式（续1）,开始
16、进入停止模式时，时钟控制逻辑输出Fin时钟，替代Fpllo时钟，从Fout经过16个Fin时钟。经过16个Fin时钟之后，Fout停止，S3C44B0X完全进入停止模式。从停止模式发布断电命令到实际进入断电模式的时延可以用以下公式计算： 断电时延=Fin（晶振时钟或者外部时钟）*16 如果S3C44B0X处于低速模式，那么S3C44B0X可立即进入停止模式，因为低速模式的时钟频率比Fin低。,2008年6月28日,南京大学计算机系 张家界培训,28,S3C44B0X的停止模式（续2）,S3C44B0X可以通过外部中断或者RTC告警（闹钟）中断退出停止模式。 在唤醒序列中，晶体振荡器和PLL可能开始运行。同时需要锁定时间来稳定Fout。锁定时间是自动插入的，由电源管理逻辑来设置。锁定期间不提供时钟。开始唤醒序列时需要唤醒中断（告警中断或者外部中断）。,2008年6月28日,南京大学计算机系 张家界培训,29,进入停止模式和退出停止模式 的时序,2008年6月28日,南京大学计算机系 张家界培训,30,S3C44B0X的液晶
