《[工程科技]eda的入门资料ppt文档》由会员分享，可在线阅读，更多相关《[工程科技]eda的入门资料ppt文档（30页珍藏版）》请在金锄头文库上搜索。
1、,下一节,第二章 Altera公司可编程逻辑器件,2.1 Altera器件的命名,图2.1 APEX 10K、APEX 20K、FLEX、ACEX 1K、MAX、Classic器件和配置芯片的命名方法,图2.2 APEX 20KC、APEX 、Mercury、Excalibur和Stratix器件的命名方法,图2.1和图2.2给出了Altera公司各个系列的PLD以及器件命名方法。有关器件的具体封装形式、引脚数目、速度等级、工作温度、工作电压等性能参数，请浏览Altera公司的网站（http:/），也可与器件销售商联系。,2.2 Altera常用器件,2.2.1 MAX 7000器件 1MAX
2、 7000性能特点 MAX 7000器件与MAX 9000及MAX 5000器件都是基于乘积项结构的PLD，特别适用于实现高速、复杂的组合逻辑。 MAX 7000器件是基于Altera公司第二代MAX结构，采用先进的CMOS EEPROM技术制造的。MAX 7000器件提供多达5000个可用门和在系统可编程（ISP）功能，其引脚到引脚延时快达5ns，计数器频率高达175.4MHz。各种速度等级的MAX 7000S、MAX 7000A/AE/B和MAX 7000E器件都遵从PCI总线标准。 MAX 7000器件具有附加全局时钟，输出使能控制，连线资源和快速输入寄存器及可编程的输出电压摆率控制等增
3、强特性。MAX 7000S器件除了具备MAX 7000E的增强特性之外，还具有JTAG BST边界扫描测试，ISP在系统可编程和漏极开路输出控制等特性。,MAX 7000器件可100%模仿TTL，可高密度地集成SSI（小规模集成）、MSI（中规模集成）和LSI（大规模集成）等器件的逻辑。它也可以集成多种PLD，其范围从PAL、GAL、22V10一直到MACH和pLSI器件。MAX 7000器件在速度，密度和I/O资源方面可与通用的掩膜式门阵列相媲美，可以用作门阵列的样片设计。MAX 7000器件有多种封装类型，包括PLCC、PGA、PQFP、RQFP和TQFP等。 MAX 7000器件采用CM
4、OS EEPROM 单元实现逻辑功能。这种用户可编程结构可以容纳各种各样的、独立的组合逻辑和时序逻辑功能。在开发和调试阶段，可快速而有效地反复编程MAX 7000器件，并保证可编程，擦除100次以上。 MAX 7000器件提供可编程的速度/功耗优化控制。在设计中，使影响速度的关键部分工作在高速、全功率状态，而其余部分工作在低速、小功耗状态。速度/功耗优化特性允许设计者把一个或多个宏单元配置在50%或更低的功耗下而仅增加一个微小的延迟。MAX 7000器件也提供了一个旨在减小输出缓冲器电压摆率的配置项，以降低没有速度要求的信号状态切换时的瞬态噪声。除44引脚的器件之外，所有MAX 7000器件的
5、输出驱动器均能配置在3.3V或5.0V 电压下工作。MAX 7000器件允许用于混合电压的系统中。 MAX 7000器件由Quartus和MAX+PLUS 开发系统支持。表2.1是MAX 7000典型器件性能对照表。,表2.1 MAX 7000典型器件性能对照表,MAX 7000S/E器件包括逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编 程连线阵列和I/O控制块五部分。MAX 7000S/E还含有四个专用输入，它们既可用作 通用输入，也可作为每个宏单元和I/O引脚的高速、全局控制信号：时钟（Clock）、清除（Clear）及两个输出使能（Output Enable）信号。MAX 7000
6、S/E器件的结构如图2.3所示。 （1）逻辑阵列块（LAB） MAX 7000S/E器件主要由高性能的LAB以及它们之间的连线通道组成。如图2.4所示，每16个宏单元阵列组成一个LAB，多个LAB通过可编程连线阵列（PIA）连接在一起。PIA即全局总线，由所有的专用输入、I/O引脚以及宏单元反馈给信号。 每个LAB包括以下输入信号： 来自PIA的36个通用逻辑输入信号； 用于辅助寄存器功能的全局控制信号； 从I/O引脚到寄存器的直接输入信号。,2MAX 7000S/E器件结构,器件的宏单元可以单独地配置成时序逻辑或组合逻辑工作方式。 每个宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器等 单个功
7、能块组成。MAX 7000S/E器件的宏单元结构如图2.4所示。,（2）宏单元,图2.3 MAX 7000S/E 器件结构,图2.4 MAX 7000S/E器件宏单元结构,逻辑阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项。乘积项选择矩阵把这些乘积项分配到“或”门和“异或”门作为基本逻辑输入，以实现组合逻辑功能；或者把这些乘积项作为宏单元的辅助输入实现寄存器清除、预置、时钟和时钟使能等控制功能。以下两种扩展乘积项可用来补充宏单元的逻辑资源。 共享扩展项：反馈到逻辑阵列的反向乘积项。 并联扩展项：借自邻近的宏单元中的乘积项。 根据设计的逻辑需要，Quartus 和MAX+PLUS能自动地优化
8、乘积项分配。 作为触发器功能，每个宏单元寄存器可以单独编程为具有可编程时钟控制的D、T、JK或SR触发器工作方式。每个宏单元寄存器也可以被旁路掉，以实现组合逻辑工作方式。在设计输入时，设计者指明所需的触发器类型，然后由Quartus 和MAX+PLUS为每一个触发器功能选择最有效的寄存器工作方式，以使设计资源最少。 每一个可编程寄存器的时钟可配置成三种不同方式。 全局时钟：这种方式能实现从时钟到输出最快的性能。 带有高电平有效的时钟使能的全局时钟：这种方式为每个寄存器提供使能信号，仍能达到全局时钟的快速时钟到输出的性能。 乘积项时钟：在这种方式下，寄存器由来自隐埋的宏单元或I/O引脚的信号进行
9、时钟控制。,图2.3所示的MAX 7000S/E器件可有两个全局时钟信号，它们可以是专用引脚GCLK1、GCLK2，也可以是GCLK1、GCLK2反相信号。 每个寄存器还支持异步清除和异步置位功能，如图2.5所示，由乘积项选择矩阵分配乘积项来控制这些操作。虽然乘积项驱动寄存器的置位和复位信号是高电平有效，但在逻辑阵列中将这些信号反相可得到低电平有效的控制。另外，每个寄存器的复位功能可以由低电平有效的，专用的全局复位引脚GCLRn信号来驱动。,图2.5 MAX 7000S/E器件 共享扩展项,所有MAX 7000E和MAX 7000S器件I/O引脚都有一个到宏单元寄存器的快速通道。这个专用通道可
10、以旁路掉PIA和组合逻辑，直接驱动具有极快输入建立时间（2.5ns）的输入D触发器。 （3）扩展乘积项 尽管大多数逻辑功能可以用每个宏单元中的五个乘积项实现，但对于更复杂的逻辑功能，需要用附加乘积项来实现。为了提供所需的逻辑资源，可以利用另外一个宏单元，但是MAX 7000器件的结构也允许利用共享和并联扩展乘积项（扩展项），作为附加的乘积项直接输送到本LAB的任一宏单元中。利用共享和并联扩展乘积项可保证在逻辑综合时，用尽可能少的逻辑资源得到尽可能快的工作速度。 共享扩展项 每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到逻辑阵列中，以便于
11、集中使用。每个共享扩展项可 被所在的LAB内任意或全部宏单元使用和共享，以实现复杂的逻辑功能。采用共享扩 展项后会产生一个较短的延时tSEXP。图2.5展示了共享扩展项是如何被馈送到多个宏单元的。, 并联扩展项 并联扩展项是宏单元中没有使用的乘积项，这些乘积项可以分配给相邻的宏单元，以实现高速的、复杂的逻辑功能。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑中，其中五个乘积项由宏单元本身提供，另15个并联扩展项由该LAB中邻近的宏单元提供。 Quartus和MAX+PLUS编译器能够自动地分配并联扩展项，最多可将三组，且每组最多有五个的并联扩展项分配给需要附加乘积项的宏单元。每组并
12、联扩展项增加一个较短的延时tSEXP。例如，若一个宏单元需要14个乘积项，编译器采用本宏单元里的五个专用乘积项，并分配给其他两组并联扩展项（一组包括五个乘积项，另一组包括四个乘积项），所以，总的延时增加了2 tSEXP。 每个LAB由两组宏单元组成，每组含有八个宏单元（比如，一组为18，另一组为916），这两组宏单元形成两个借入或借出的并联扩展项链。一个宏单元可从较小编号的宏单元中借用并联扩展项。例如，宏单元8能从宏单元7，或从宏单元7和6，或从宏单元7、6和5中借用并联扩展项。在含有八个宏单元的每组内，最小编号的宏单元仅能出借并联扩展项，而最大编号的宏单元仅能借用并联扩展项，图2.6示出了并
13、联扩展项是如何从邻近宏单元中借用，并出借给下一个宏单元的。,通过在PIA上布线，把各个LAB相互连接构成所需的逻辑。通过在PIA上布线，可把器件中任一信号源连接到其目的端。所有MAX 7000S/E器件的专用输入、I/O接口和宏单元输出均馈送到PIA，PIA再将这些信号送到这些器件内的各个地方。只有每个LAB所需的信号，才真正布通从PIA到该LAB的连线。图2.7示出了PIA信号是如何布线到LAB的。图中EEPROM单元控制2输入“与”门的一个输入端，以选择驱动LAB的信号。,（4）可编程连线阵列（PIA）,图2.6 MAX 7000S/E器件并联扩展项,图2.7 MAX 7000器件PIA结
14、构,在掩膜或现场可编程门阵列（FPGA）中，基于通道布线方案的延时是累加的、可变的和与路径有关的；而MAX 7000S/E器件的PIA具有固定的延时。因此，PIA消除了信号之间的延迟偏移，使得时间性能更容易预测。,I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它由全局输出使能信号中的一个控制，或者把使能端直接连接到地（GND）或电源（VCC）上。当三态缓冲器的控制端接地（GND）时，输出为高阻态。此时，I/O引脚可用作专用输入引脚。当三态缓冲器的控制端接高电平（VCC）时，输出被使能（即有效），如图2.8所示。 MAX 7000S/E器件
15、有六个全局输出使能信号，如图2.8所示，它们可以由以下信号同相或反相驱动：两个输出使能信号、一组I/O引脚的子集或一组宏单元。 MAX 7000S/E器件的结构提供双I/O反馈，且宏单元和引脚的反馈是相互独立的。当I/O引脚被配置成输入时，相关的宏单元可用于隐含逻辑。,（5）I/O控制块,图2.8 MAX 7000S/E器件I/O 控制块,3MAX 7000器件特性设定 （1）MAX 7000器件速度/功耗配置 MAX 7000器件提供省电工作模式，它可使用户定义的信号路径或整个器件工作在低功耗状态。这种特性可使总功耗下降到50或更低。这是因为，在许多逻辑应用中，所有门中只有小部分电路需要工作
16、在最高频率。 设计者可以把MAX 7000器件中每个独立的宏单元编程为高速（打开Turbo位）或低速（关断Turbo位）工作模式。在设计中，通常使影响速度的关键路径工作在高速，而其他部分工作在低功耗状态。工作在低功耗状态的宏单元会附加一个微小的延时tLPA。 （2）MAX 7000器件输出配置 MAX 7000器件的输出可以根据系统的各种需求进行编程配置。图2.9 MAX 7000S/E器件多电压I/O接口逻辑 多电压（Multivolt）I/O接口 MAX 7000器件（除了44引脚的器件外）具有多电压I/O接口的特性，也就是说，MAX 7000器件可以与不同电源电压的系统接口。所有封装中的5器件都可以将I/O接口设置在3.3或5.0V下工作。这些器件设有VCCINT和VCCIO两组VCC引脚，它们分别用于内部电路的输入缓冲器及I/O输出缓冲器，如图2.9所示。,图2.9 MAX 7000S/E器件多电压I/O接口逻辑,非MAX 7000A器件的M
