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1、数字逻辑,北航计算机学院 艾明晶 牛建伟 ,2,第6章 触发器,本章介绍触发器的特点和分类，基本RS触发器、钟控触发器、集成触发器的电路结构和逻辑功能，触发器之间的转换方法，触发器的HDL设计方法。,6.1 概述 6.2 基本RS触发器 6.3 钟控触发器 6.4 集成触发器 6.5 触发器之间的转换,共6学时,3,本 章 重 点,触发器的特点和分类； 基本RS触发器、钟控触发器、边沿触发器的逻辑功能及描述方法； 基于Verilog HDL的触发器设计方法。,4,6.1 概述,6.1.1 触发器的特点与分类 6.1.2 时序逻辑电路的特点,内容概要,5,组合逻辑电路的不足,组合逻辑电路的特点
2、 电路输出端的状态完全由输入端的状态决定，不受系统中时钟脉冲的控制 它是一种无记忆电路输入信号消失，则输出信号也会立即消失,在数字系统中有时需要将参与（算术或逻辑）运算的数据和运算结果保存起来在组合逻辑电路的输出端需要具有记忆功能的部件 触发器就是构成记忆功能部件的基本单元，或者说是实现存储（记忆）功能的基本单元电路。,6,6.1.1 触发器的特点与分类,触发器是一种有记忆功能的器件，是构成时序逻辑电路的基本器件,两个稳定的状态双稳态触发器,Q称为状态变量,7,触发器的分类,按电路结构和功能分类 RS触发器、D触发器、JK触发器、T触发器、T触发器,按触发（时钟控制）方式分类 （1）电位触发方
3、式（电平触发方式） 当触发器的同步控制信号E（一般为时钟信号CP） 为约定的逻辑电位时，触发器接收输入数据；当E为非约定逻辑电位时，触发器状态保持不变。电位触发方式的触发器简称电位（钟控）触发器,电位触发型D触发器,CP=0时， Q保持原来的值0不变,8,电位（钟控）触发器的不足,电位（钟控）触发器结构简单； 但当CP1时，输入数据的变化会直接引起输出状态的变化，用它来组成计数器或者移位寄存器就会造成空翻的现象在一个时钟脉冲周期中，触发器发生多次翻转，所以只能做锁存器（锁存数据，透明）。,9,（2）主-从触发方式（脉冲触发方式）,主-从触发方式的触发器简称主-从触发器 为克服电位触发器的空翻现
4、象而提出，由两级电位触发器串联而成，常用有主-从R-S触发器和主-从J-K触发器 在CP=1期间，主触发器接收数据，从触发器封锁；在CP负跳变到来时，主触发器封锁，从触发器接收此时主触发器的状态,CP下降沿时从触发器动作,J=1，K=0，主触发器置1,10,主-从触发方式的不足,一次翻转在CP=1期间，无论J、K的状态变化多少次，主触发器的状态Q只有可能翻转一次，一旦翻转了就不会翻回原来的状态。 一次翻转现象有利有弊！若在CP1期间，J、K是正确的信号先到来，主触发器随之翻转；此后如果J或K受到干扰产生错误信号，主触发器不会翻转；当CP下降沿到来时，从触发器与主触发器的状态相一致，电路工作正确
5、。 但如果在CP1期间，J或K先受到干扰并产生错误信号，则主触发器随之翻转；此后即使干扰信号消失，J、K正确的信号到来，主触发器也不会翻转，而是保持刚才的错误状态，则在CP下降沿到来时，从触发器触发器接收主触发器的错误状态，产生误动作。,虽然主从触发器解决了电位FF的空翻现象，但存在一次翻转问题，降低了抗干扰的能力。,使用主-从触发器必须注意：只有保证在CP=1期间首次出现的输入信号是正确的，则主从触发器的输出才是正确的。,11,（3）边沿触发方式,触发器只有在时钟输入CP的某一约定跳变（正跳变或负跳变）到来时，才接收输入数据； 在CP=0 或CP=1期间，以及CP的非约定跳变到来时，输入数据
6、的变化不会引起触发器输出状态的变化,0,0,1,1,保持0,翻转,置1,1,0,置0,0,1,为提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CP下降沿（或上升沿）到达时刻输入信号的状态；在此之前和之后输入信号状态的变化对触发器的次态没有影响。为此，提出了边沿触发方式的触发器简称边沿触发器。,负边沿触发型JK触发器,边沿触发器克服了电位触发器的空翻现象和主-从触发器的一次翻转问题，提高了抗干扰能力。,12,触发方式与逻辑功能的区别及关系,同一种触发方式可以实现具有不同功能的触发器 如边沿触发方式可以实现D触发器、JK触发器、T触发器、 T触发器 同一种功能也可以采用不同的触发方
7、式实现 如JK触发器可以用电位触发方式、主-从触发方式、边沿触发方式实现,13,6.1.2 时序逻辑电路的特点,当时的输出由当时的输入与电路的原来状态决定具有“记忆”功能 结构特点：由组合逻辑电路和存储电路构成,触发器（Flip-Flop，FF）或寄存器,14,6.2 基本RS触发器,6.2.1 由与非门构成的基本RS触发器 6.2.2 由或非门构成的基本RS触发器 6.2.3 基本RS触发器的HDL设计,内容概要,15,基本RS触发器,各种门电路没有记忆功能，不能自行保持输出状态 若只有一个或非门G1，输入Vi1，当其另一输入端接低电平时，输出Vo1的高、低电平将随Vi1的高、低电平变化而变
8、化,当SD=1、RD =0时，Q=1，/Q=0。在SD=1消失后（即SD回到0），由于Q的高电平接回到G2的另一输入端，所以电路的1状态得以保持。,若用G2将Vo1 反相（其另一输入端Vi2接低电平），则G2的输出Vo2将与Vi1同相。再将Vo2接回G1的另一输入端，这时即使原来加在Vi1的信号消失了， 由于G2的作用，Vo1和Vo2的状态也能保持下去,由或非门组成的基本RS触发器,定义Q=1、/Q=0为触发器的1状态， Q=0、/Q=1为触发器的0状态 SD称为置位端或置1输入端，RD 称为复位端或置0输入端 置位：使门电路输出为1，复位：使门电路输出为0,Vi1,Vi1,0,1,1,0,0
9、,1,16,6.2.1 与非门构成的基本RS触发器,基本RS触发器可以自行保持输出状态，是各种触发器的基本构成部分 基本RS触发器可以用与非门或者或非门构成 RS：Reset/Set,功能 （1）保持功能 触发器保持原来的状态不变 （2）置0功能 触发器的次态变为0 （3）置1功能 触发器的次态变为1,非号，低有效,D: Direct 输入信号直接控制触发器的输出,电路结构,逻辑符号,约束条件,17,基本RS触发器工作原理,Qn=0,则：,Qn+1=0,Qn=1,Qn+1=1,（1）保持功能,Qn=0,则：,Qn=1,Qn+1=0,（2）置0功能,Qn=0,则：,Qn=1,Qn+1=1,（3）
10、置1功能,则：,（4）约束条件,0,1,1,0,1,1,18,触发器逻辑功能的表示方法,特性表：电路输出次态与原态以及输入之间功能关系的表格 特性方程：反映触发器次态与原态以及输入之间功能关系的函数表达式。由特性表利用最小项推导法推导得出,特性方程：,触发器的逻辑功能可以用功能表、真值表（特性表）、特性方程、状态转换图和时序图等来表示。,19,状态转换图和时序图,状态转换图：简称状态图，是用来表示触发器状态变化（转移）的图形,时序图：输出随输入变化的波形（初态0）,0,0,01，置1；11，保持1,10，置0；11，保持0,1,1,当两个输入有效（“0”）后同时变为无效（“1”）时，因门传输延
11、迟的不同而产生竞争，使输出状态不确定 故两个输入端不允许同时为“0”!,置1,保持,置0,机械式开关按下或释放时，由于机械弹性作用的影响，通常伴随有一定时间的触点机械抖动，然后其触点才稳定下来。 抖动时间的长短与开关的机械特性有关，一般为510ms。按钮稳定闭合时间的长短由操作人员的按键动作决定,一般为零点几秒至数秒。,在触点抖动期间检测开关的通与断状态，可能导致判断出错。即一次按下或释放被错误地认为是多次操作，从而对其后的电路形成多次输入。 为克服开关触点机械抖动所致的检测误判，必须采取去抖动措施。当键数较少时，可采用硬件去抖；当键数较多时，采用软件去抖（延时的方法）。,开关触点的机械抖动,
12、硬件去抖一般采用在开关输出端加基本R-S触发器或单稳态触发器构成去抖动电路,基本RS触发器的应用开关去抖电路,20,21,未去抖开关电路,当开关S由a拨到b时，理想情况下Y由“0”变为“1”,实际情况下，当S刚到达b点时，会在b点产生抖动，uB的波形在t1时刻后是一连串的负脉冲；导致反相器输出uY是一系列矩形波。,可能使后续电路产生误动作！,22,开关去抖电路的原理,当S 稳定到达b端时，因/RD=1，/SD=0 ，置“1”，使Q = 1，电路输出为稳定的高电平。,Q,S在a点时，a = 0，b = 1，置“0”，输出Q = 0。 S拨向下时，产生抖动，当S尚未稳定到达b端时，/RD=1，/S
13、D时而为0、时而为1。 一旦S接触到b点，/SD变为0，置“1”，使Q=1；即使开关因抖动离开b点，/SD变为1，保持功能，Q仍为1，输出端不会产生抖动的波形。,1,0,1,1,23,6.2.2 由或非门构成的基本RS触发器,电路结构和逻辑符号,逻辑功能的表示方法,特性方程,SD、RD不能同时为1,输入信号为高电平有效,24,状态转换图和时序图,时序图（初态0）,1,1,0,0,不定,当两个输入有效（“1”）后同时变为无效（“0”）时，因门传输延迟的不同而产生竞争，使输出状态不确定 故两个输入端不允许同时为“1”!,25,6.2.3 基本RS触发器的HDL设计,方法一：结构描述方式 根据电路结
14、构写出输出信号的逻辑表达式； 采用assign语句描述,module RS_FF(Q,QN,SDN,RDN); input SDN,RDN; output Q,QN; assign Q = !(SDN endmodule,由与非门构成的基本RS触发器,26,由或非门构成的基本RS触发器的HDL设计,module (Q,QN,RD,SD); input RD,SD; output Q,QN; assign Q=!(RD | QN); assign QN=!(SD | Q); endmodule,结构描述方式 根据电路结构写出输出信号的逻辑表达式； 采用assign语句描述,27,基本RS触发器的
15、行为描述方式,module RS_FF_1(RN,SN,Q,QN); input RN,SN; output Q,QN; reg Q,QN; always (RN or SN ) begin case(RN,SN) b00 : begin Q = bx; QN = bx; end /不定 b01 : begin Q = 0; QN = 1; end /置0 b10 : begin Q = 1; QN = 0; end /置1 b11 : begin Q = Q; QN = QN; end /保持 endcase end endmodule,方法二：行为描述方式 根据特性表，直接用case语句描
16、述 【例6.1 】由与非门构成的基本RS触发器的设计,28,基本RS触发器的仿真波形,由与非门构成的基本RS触发器的仿真波形图（行为描述）,0,0,1,1,不定,刚上电时状态是随机的,置,置,由与非门构成的基本RS触发器的仿真波形图（结构描述）,保持,0,1,程序设计当RN、SN均为0时，Q、QN为不定值，而仿真软件默认未知为低电平，所以当RN、SN从00变为11时，Q、QN保持Q=0、QN=0。,0,0,29,6.3 钟控（电位）触发器,6.3.1 钟控RS触发器 6.3.2 钟控D触发器 6.3.3 钟控JK触发器 6.3.4 钟控T触发器 6.3.5 钟控T 触发器,内容概要,6.3.1 钟控RS触发器,在数字系统中，为了协调各部分电路的运行，常常要求某些触发器在时钟信号的控制下同时动作，即按一定的节拍将输入信号反映在
