《内部存储器》ppt课件

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1、1,第三章 内部存储器,3.1存储器概述 3.2SRAM存储器 3.3DRAM存储器 3.4只读存储器和闪速存储器 3.5并行存储器 3.6Cache存储器,返回,2,3.1存储器概述,一、分类 按存储介质分类：磁表面/半导体存储器 按存取方式分类：随机/顺序存储器（磁带） 按读写功能分类：只读存储器ROM 随机读写存储器RAM 按信息的可保存性分类：易失性存储器 非易失性存储器 按存储器系统中的作用分类： 主存/辅存/缓存/控制存储器,3,3.1存储器概述,二、存储器分级结构 1、目前存储器的特点是： 速度快的存储器价格贵，容量小； 价格低的存储器速度慢，容量大。 在计算机存储器体系结构设计

2、时，我们希望存储器系统的性能高、价格低，那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折中考虑，建立了分层次的存储器体系结构如下图所示。,4,3.1.2 存储器分级结构,2、分级结构 高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。 主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。 外存储器简称外存，它是大容量辅助存储器。,5,3.1.2 存储器分级结构,分层存储器系统之间的连接关系,6,3.1.3主存储器的技术指标,字存储单元：存放一个机器字的存储单元，相应的单元地址叫字地址。 字节存储单元：存放一个字节的单元

3、，相应的地址称为字节地址。 存储容量：指一个存储器中可以容纳的存储单元总数。存储容量越大，能存储的信息就越多。 存取时间又称存储器访问时间：指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称为存储器存取时间。 存储周期：指连续启动两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间，其时间单位为ns。 存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。,7,3.2 SRAM存储器,主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类： 静态读写存储器(SRAM)：存取速度快，但存储容量不如

4、DRAM大。 动态读写存储器(DRAM)：,8,3.2 SRAM存储器,一、基本的静态存储元阵列 1、存储位元 2、三组信号线 地址线 数据线 行线(64条) 列线 控制线,SRAM特征：用一个锁存器作为存储元。只要锁存器一直通电，它就无限期保持记忆1或0。断电时，数据丢失。,6条地址线，存储容量为26=64个存储单元；,4条数据线，存储器的字长为4位；则存储位元的总数=644=256。,9,3.2 SRAM存储器,二、基本的SRAM逻辑结构 SRAM芯片大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成x向、y向两部分。 第一级进行x方向（行译码）和y方向（列译码）的独立

5、译码； 然后在存储阵列中完成第二级的交叉译码。,10,3.2 SRAM存储器,32k8位SRAM结构图,共15条地址线，x方向8条，行译码后输出256行。 y方向7条，列译码后输出128列。,存储阵列为三维结构，共256行128列8位（数据线有8条，字长为8位）。,用于读与写的互锁逻辑,11,3.2 SRAM存储器,存储体（2561288） 通常把各个字的同一个字的同一位集成在一个芯片（32K1=322101=3210241=2561281）中，32K位排成256128的矩阵。8个片子就可以构成32KB。 地址译码器 采用双译码的方式（减少选择线的数目）。 A0A7为行地址译码线 A8A14为

6、列地址译码线,12,3.2 SRAM存储器,读与写的互锁逻辑 控制信号中： CS是片选信号，CS有效时（低电平），门G1、G2均被打开。 OE为读出使能信号，OE有效时（低电平），门G2开启。 读操作时，写命令WE=1（高电平），门G1关闭。 写操作时，WE=0，门G1开启，门G2关闭。 注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。,与非门,与非门,13,3.2 SRAM存储器,三、存储器的读写周期 读周期 读出时间tAQ 读周期时间tRC 写周期 写周期时间tWC 写时间tWD 存取周期 读周期时间tRC=写周期时间tWC,地址位先有效,14,3.3

7、DRAM存储器,一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器（又叫锁存器），它具有两个稳定的状态。 DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图3.6所示。,15,3.3 DRAM存储器,1、MOS管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。,2、图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上，而行选线为高，打开MOS管，于是位线上的高电平给电容器充电，表示存储了1。,3

8、、图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。,4、图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器/读出放大器发送到DOUT,即DOUT=1。,5、图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新缓冲器打开，输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到

9、位线上，再经MOS管写到电容上。注意，输入缓冲器与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。,MOS管,电容,关,关,开,关,关,开,关,关,开,开,开,关,DRAM存储位元，为一记忆电路,四种情况中行选线总是高电平，为的是打开MOS管，MOS管作为存储位元的开关形成通路，给电容充电或放电。,16,3.3 DRAM存储器,二、DRAM芯片的逻辑结构 图3.7(a)示出1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是： （1）增加了行地址锁存器和列地址锁存器。为避免芯片地

10、址线管脚数目增多，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码A0A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M4位。 （2）增加了刷新计数器和相应的控制电路。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。,17,3.3 DRAM存储器,18,3.3 DRAM存储器,三、读/写周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个 RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常

11、为控制方便，读周期和写周期时间相等。,19,3.3 DRAM存储器,20,3.3 DRAM存储器,四、 刷新周期 原因：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新操作有两种刷新方式： 集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。 分散式刷新:每一行的刷新插入到正常的读/写周期之中。,21,3.3 DRAM存储器,五、存储器容量的扩充 1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。

12、d=设计要求的存储器容量/选择芯片存储器容量 例2 利用1M4位的SRAM芯片，设计一个存储容量为1M8位的SRAM存储器。 解：所需芯片数量=(1M8)/(1M4)=2片 设计的存储器见书上p74图3.9所示。连接的三组信号线与例相似，即地址线、控制线公用，数据线分高4位、低4位，但数据线是双向的，与SRAM芯片的I/O端相连接。,原字长为4位，设计的字长为8位，因此需要扩展为8条数据线,22,3.3 DRAM存储器,2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/

13、W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。 例3利用1M8位的DRAM芯片设计2M8位的DRAM存储器 解：所需芯片数d=（2M8）/（1M8）=2(片) 设计的存储器见书上图3.10所示。字长位数不变，地址总线A0A19同时连接到2片DRAM的地址输入端，地址总线最高位有A20、A20，分别作为两片DRAM的片选信号，两个芯片不会同时工作。,作业：p101 1，2,2M8位=22208位=2218位,所以地址线要扩充为21根,23,3.3 DRAM存储器,3、存储器模块条 存储器通常以插槽用模块条形

14、式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。 内存条有30脚、72脚、100脚、144脚、168脚等多种形式。 30脚内存条设计成8位数据线，存储容量从256KB32MB。 72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。,24,3.3 DRAM存储器,六、高级的DRAM结构 （自学） FPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通

15、信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如下图所示。,25,3.3 DRAM存储器,七、DRAM主存读/写的正确性校验（自学） DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。,26,3.4 只读存储器和闪速存储器,一、只读存储器 ROM叫做只读存储器。顾名思义，只读的意思是在它工作时只能读出，不能写入。然而其中存储的原始数据，必须在它工作以前写入。只读存储器由

16、于工作可靠，保密性强，在计算机系统中得到广泛的应用。主要有两类： 掩模ROM：掩模ROM实际上是一个存储内容固定的ROM，由生产厂家提供产品。 可编程ROM：用户后写入内容，有些可以多次写入。 一次性编程的PROM 多次编程的EPROM和E2PROM。,27,3.4 只读存储器和闪速存储器,1、掩模ROM的阵列结构和存储元,单译码结构,因此，地址输入线有4条，对应16条行选线（16个字）。,每个字长为8位，对应有8条列选线（数据线）,行选线和MOS管连接时，MOS导通，列线上为高电平，表示存储1。,MOS管存储元,行选线和MOS管不连接时，MOS管截止，表示存储0。,28,3.4 只读存储器和闪速存储器,2、掩模ROM的逻辑符号和内部逻辑框图,8条地址线，共28=256个字，4条数据线，字长为4bit。,29,3.4 只读存储器和闪速存储器,3、可编程ROM (有PROM、 EPROM和E2PROM) （1） EPROM EPR