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1、电路中的互连问题,互连中存在的问题,电阻寄生 电感寄生 电容寄生,1。使传播延时增加，相应与性能的下降。 2。影响能耗和功率的分布。 3。引起额外的噪声来源，从而影响电路的可靠性。,电容寄生效应 ：串扰,串扰：由相邻的信号线与电路节点之间不希望有的耦合引起的干扰通常成为串扰。 其所导致的干扰如同一个噪声源，会引起难以跟踪的间断出错 ，因为所注入的噪声取决于在相邻区域上布线的其他信号的瞬态值。,电容性串扰可能产生的效应受所考虑的导线的阻抗的影响 。 该线浮空，干扰会持续存在而且可能因临近导线的切换变的更糟。 该线被驱动，信号会回到原来的电平。,浮空线,被驱动线,线Y被内阻为Ry的信号源驱动，X上
2、的变化引起Y上的瞬态相应，其时常数为 上升时间越大，干扰越小。 保持导线的驱动阻抗较低对降低电容串扰得影响有很大帮助。,克服串扰的方法,尽量避免浮空节点 敏感节点应与全摆幅信号隔离 尽可能增大信号上升下降时间 低摆幅网路中采用差分信号方法，使串扰信号变为共膜噪声源 避免两条信号线之间的电容过大 可在两个信号之间增加屏蔽线GND或VDD，使线间电容变为接地电容。 增加额外的布线层,串扰与性能,中间的线与相邻的线反转方向相反时，耦合电容CC的值达到最大 电容不仅取决于周围导线的值，还取决于信号反转的时序,Cc,Cc,串扰对性能的影响,N位总线，N个输入同时翻转，第k条的延时与相邻的有关。r=Ci/
3、Cw，Ci和Cw分别代表单位长度的线间电容和单位长度导线的对地电容,解决办法1：密集型布线,相邻层的导线相互垂直布线，以使串扰最小，同一层上的信号用VDD和GND隔离，在适当的位置提供通孔实现个性化。 优点：消除了串扰，使延时的差别下降到不超过2%。 缺点：面积和电容增加了5%。 FPGA现场可编程门阵列。,解决方法2：编码数据,在总线的情况中，可以将数据编码以去除有害于延时的反转。 要求总线接口包含译码器和编码器的功能。 意味着额外的硬件和延时开销。,编码数据消除最坏情况的翻转能使总线加速,译码器,编码器,In,Out,输出缓冲器设计,计算得出要得到最优延时需要栅宽极大的超大晶体管。而大多数
4、情况下不需要达到最优延时的缓冲器，放宽延时大大降低了对缓冲的延时。 如以晶体管的总宽度为标准，可以设计有较大尺寸系数的电路以节省面积。假设最小反向器的面积为Amin，晶体管的尺寸放大系数为f，则驱动器的面积为：,宽晶体管的实现,缓冲器需要较宽的晶体管，而宽晶体管可以通过并联许多较小的晶体管构成。 采用低电阻的金属线旁路连接较短的多晶部分可以降低栅的电阻。,G(栅),S(源),D(漏),多个,接触,压焊块驱动器实例,压焊块驱动器最后一级的版图。右图为一个连在GND和out之间的NMOS管,输出,VDD,100 mm,GND,压焊块,输出,I输入,VDD,GND,100 mm,输入压焊块设计,输入
5、缓冲器第一级的输入直接与外部电路相连，因此对被连的输入引线上的任何电压变化都很敏感。 无论是人还是机器，当充电到很高的静电势时接触引线就很容易造成输入晶体管的损伤（静电放电ESD），因此需要采用静电保护电路。,节点X的电压高于VDD或低于低电平时，D1或D2导通。 电压R用来在出现不寻常电压变化时流过二极管的峰值电流。,三态缓冲器的设计,具有三种状态：0，1，和Z 此两种实现方式中，En=1工作。En=0时，同时关断NMOS和PMOS，产生一个浮空的输出节点,电阻寄生效应,电流流经一条有电阻的导线时会产生欧姆电压降，从而降低了信号电平，这在电源分布网络中尤为重要，因为那里的电流很容易达到安培级
6、。 一条长2cm的线，一个1mA/m的电流将导致1V的电压降。这一供电电压值的改变将降低噪声容限并使电路各点的逻辑电平与离开电源的距离有关。,欧姆电压降,举例,把一个距电源和地引线都很远的反相器与一个接近电源的器件相连。由在电源地线上IR降引起的逻辑电平差可能使M1导通，这可能引起一个预充电的动态节点X放电，或者如果连接的门是静态的，则引起静态功耗。,解决的办法,缩短电源引线端与电源接线端之间的最大距离。 最容易实现的方法是设计一个电源优化网络的结构化版图。 下面是一些四周具有压焊点的片上电源分布网络。以下方法的电源线和地线都是经由位于芯片四周的压焊块引入到芯片上的。采取哪一种方法取决于可以用
7、于电源分布的宽线金属层。,片上电源分布网络,a中，电源线和地线垂直（或水平）排布在同一层。 b采用两个宽线金属层分布电源，电源从芯片的四周引入。 c采用两个整块的金属板来分布Vdd和GND，金属板在信号传输层之间起到了屏蔽作用，减少了串扰。,电迁移,金属导线上的电流密度受到电迁移效应的限制。在一条金属线上较长时间的通过直流电流会引起金属离子的移动，这最终会引起导线断裂或与另一条导线短路。 电迁移的发生率取决于温度，晶体结构和平均电流密度，后者是电路设计者唯一能有效控制的因素，通常使电流保持在低于0.5 1mA/m可以防止电迁移。,电阻和性能,一条导线的延时随其长度呈平方关系增加。线长增加一倍，
8、它的延时就是原来的4倍。因此长导线的信号延时往往主要取决与RC效应。,解决方法： 采用更好的互连材料 采用更好的互连策略 插入中寄器 优化互连结构,存储器中的地址线可以用上面两种方法减小传播延时。 a使最坏情况的延时缩小为原来的1/4 b是增加一条额外的金属线，称为旁路，它与多晶线平行并且每隔K个单元与其相连，现在延时主要由两个接触点之间短得多的多晶线部分决定，并正比于（k/2）2，每隔k单元才有接触是为了有助于保持实现的密度。,驱动器,多晶硅字线,金属字线,（a）从两端驱动字线,字线,多晶硅字线,金属旁路,（b) 采用金属旁路,字线,K,个单元,采用更好的互连策略,目前布线中典型的“曼哈顿式
9、”面积消耗很大。互连线首先沿两个最佳方向中的一个布线，然后沿垂直方向。 450布线：减少20%线长，降低了功耗，缩小了面积。,y,x,Manhattan,source,diagonal,插入中继器,在互连线中插入中继器，使互连线缩短m倍会使它的传播延时以平方关系减小，这在导线足够长时足以弥补由于插入中继器造成的额外延时,优化互连结构,通过插人寄存器或锁存器把导线分成k段，虽然这并不能减少通过各段导线的延时一个信号通过整个导线需要经过k个时钟周期但却有助于提高它的数据处理能力，因为在任意一个时刻该导线同时在处理k个信号。,电感寄生效应,在每一个切换过程中，来自(或流人)电源轨线的瞬态电流都对电路
10、电容充电(或放电) ，无论VDD还是GND连线都是通过压焊线和封装引线连到外部电源上，因而具有一个不可忽略的串联电感。所以，瞬态电流的变化会在芯片外部和芯片内部的电源电压之间产生一个电压差。内部电源电压的偏差会影响逻辑电平并使噪声容限减小。,解决方法,I/O压焊块和芯片内核有各自的电源引线。 多个电源和接地引线。 仔细选择封装上电源引线和接地引线的位置。 将片外信号的上升和下降时间增加到所允许的最大程度。 安排好大电容的反转使它们不会同时发生。 采用先进的封装技术。 增加印刷版的去耦电容。,去耦电容的作用就像本地电源，稳定了从芯片上看到的电源电压。隔离了压焊线电感和电源线电感，电容和电感结合，
11、起到了低通网络的作用，滤出了电源线上瞬态电压脉冲的高频成分。,终端连接,当互连线很长或传输速度很快的时候，导线电感开始成为影响延时的决定因素，此时必须考虑传输线效应。而合适的终端连接是使延时最小的最有效途径，使负载阻抗与传输线的特征阻抗匹配即可得到最快的响应 。 可以有两种方法： 源点串联 终点并联,Z,0,Z,L,Z,0,源点的串联终端连接,Z,0,Z,0,Z,S,终点的并联终端连接,驱动器晶体管的电阻可以用电器方法实现。驱动器的每一个晶体管用一个分段驱动器代替，每一分段具有不同的电阻，各分断由控制线c1至cn接入或切断，控制线通常由一个反馈控制电路驱动。,高级互连技术：降低信号摆幅,Vsw
12、ing是在输出上的信号摆幅Iav是平均的充(放)电电流。这一表达式清楚地表明在充(放)电电流不受电压摆幅降低影响的条件下，延时随信号摆幅的降低而线性地降低，而且降低了动态功耗。,上图为一个典型的降摆幅电路图，包括一个驱动器、一个具有大电容/电阻的互连线和一个接收器电路。一般来说，降摆幅电路主要分为两类：静态和动态(即预充电的)。大多数接收器电路采用单端方式，在这一方式中接收器探测单条线上电压的变化。另一类电路采用差分或双端信号传输技术，这时同时传送信号及其反信号，接收器探测两条线间电压的相对变化。,静态降摆幅网络,VDDL电压较低。 在接收器中采用了一个低电压反相器以产生输入信号的反相器。从而
13、形成一个差分放大器。,动态降摆幅电路,加快大扇入电路(如总线)响应速度的另一种办法是运用预充电技术，上图即为这样的一个例子。在f0期间，总线通过晶体管M2预充电至VDD。因为这一器件为所有的输入门所共享，所以可以使它足够大以保证充电时间很快。在f1期间，总线电容由其中一个下拉晶体管有条件地放电。这一过程是缓慢的，因为大电容Cbus必须通过一个小的下拉器件放电。,小结,有互连引起的寄生效应对电路的工作有双重的影响:1，引起噪声。2，增加了传播延时和功耗。,密集布线网络中电容性串扰会影响系统的可靠性。 在CMOS中快速驱动大电容时需要引入串级缓冲器。 电阻率由于引起IR电压降而影响电路的可靠性。 当前芯片封装是电感最重要的来源之一。 最后，处理问题时多用前瞻性的方法，结构化的单元加上总体和系统结构将大有帮助,
