时序逻辑电路教学

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1、第五章 时序逻辑电路,一、时序电路的特点,1. 逻辑功能特点,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来 的状态。,2. 电路组成特点,输 入,输 出,由组合逻辑电路和存储电路两部分组成，其中存储电路(由记忆性元件触发器构成)必不可少。 存储电路的输出状态必须反馈到输入端,和输入信号共同确定时序电路的输出。,概 述,二、时序电路逻辑功能表示方法,1. 逻辑表达式,(1) 输出方程,(3) 状态方程,(2) 驱动方程,2. 状态表、卡诺图、状态图和时序图,JK 触发器,（也是时序电路）,三、时序逻辑电路分类,1. 按逻辑功能划分：,计数器、寄存器、读/写存储器、 顺序脉

2、冲发生器等。,2. 按时钟控制方式划分：,同步时序电路,电路中各个触发器共用一个时钟 CP，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个 CP。,3. 按输出信号的特性划分：,Moore型,Mealy型,Q(tn),W(tn),5.1 时序电路的基本分析和设计方法,5.1.1 时序电路的基本分析方法,一、 分析的一般步骤,时序电路,时钟方程,驱动方程,状态图,时序图,CP 触 发 沿,特性方程,输出方程,状态方程,计算,列状态表,二、 分析举例,写方程式,时钟方程（可略）,输出方程,(同步),驱动方程,状态方程,特性方程,(Moore 型),【例 5.1.1】,解,

3、计算，列状态表,0 0 1,1,0 1 1,1,1 0 1,1,1 1 1,0,0 0 0,1,0 1 0,1,1,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 0 0,1 1 1,1 1 0,1,0 0 0,1,0 0 1,1,0 1 1,1,1 1 1,1,1 1 0,1,0,1 0 0,0 1 0,1,1 0 1,1,画状态图,000,001,/1,011,/1,111,/1,110,/1,100,/1,/0,有效状态和有效循环,010,101,/1,/1,无效状态和无效循环,能自启动：,存在无效状态，但没有形成循环,不能自启动：,无效状态形成循

4、环,所以，该电路不能自启动,能否自启动?,画时序图,CP下降沿触发,Q2,Q1,Q0,0 0 0,0 0 1,0 1 1,1 1 1,1 1 0,1 0 0,0 0 0,Y, 5.1.2 时序电路的基本设计方法,根据给定的逻辑功能，确定输入变量和输出变量及电路的状态数，并用相应的字母表示 定义输入、输出变量和电路的状态，并对电路的状态进行编号 画出原始的状态图或列出原始的状态表,时序电路的设计是根据已知逻辑功能，设计出能够实现该逻辑功能的最简单的电路。,【设计步骤】 1） 进行逻辑抽象，得出原始状态图,2）状态化简：合并等价状态 3）状态分配：据电路的状态数M确定所用触发器数目n所需满足的式子

5、：,4）确定触发器的类型，并求出电路的状态方程、驱动方程和输出方程：确定触发器类型(JK或D)后，根据状态图求出状态方程和输出方程，进而求出驱动方程 5）画逻辑图:根据驱动方程和输出方程 6）判断电路能否自启动,然后给电路的每种状态分配与之对应的触发器状态组合,设计一般步骤：,时序逻辑 问题,逻辑 抽象,状态图 （表）,状态 化简,最简图 （表）,状态方程,求出 驱动方程,选定触发 器的类型,逻辑 电路图,检查能否 自启动,2. 设计举例,按如下状态图设计时序电路。,解,已给出最简状态图，若用同步方式：,输出方程,Y,0,0,0,0,0,1,为方便，略去右上角 标n。,状态方程,1,0,1,0

6、,1,0,0,1,0,0,0,1,1,【例 5.1.2】,选用 JK 触发器,驱动方程,约束项,逻辑图,Y,1,检查能否自启动,110111000,能自启动,/0,/1,(Moore型),1/1,【例 5.1.3】,设计 一个串行数据检测电路，要求输入 3 或 3 个以上数据1时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,S2 连续输入 2 个 1,S3 连续输入 3 或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出数据,0/0,1/0,0/0,1/0,0/0,0/0,1/1,状态化简,0/0,0/0,状态分配、状态编码、状

7、态图,M = 3，取 n = 2,S0 = 00,S1 = 01,S2 = 11,选触发器、写方程式,选 JK ( ) 触发器,同步方式,输出方程,Y,0,0,0,0,0,1,Q1,1,Q0,1,状态方程,驱 动 方 程,约束项,逻 辑 图,Y,(Mealy 型),无效状态 10,10,00,0/0,11,1/1,能自启动,5.2 计数器 (Counter),5.2.1 计数器的特点和分类,一、计数器的功能及应用,1. 功能：,对时钟脉冲 CP 计数。,2. 应用：,分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。,二、计数器的特点,1. 输入信号：,计数脉冲 CP,Moore 型,2.

8、主要组成单元：,时钟触发器,三、 计数器的分类,按数制分：,二进制(2n进制)计数器 十进制计数器 N 进制(任意进制)计数器,按计数 方式分：,加法计数器 减法计数器 可逆计数 (Up-Down Counter),按触发器翻转是否同步分：,同步计数器 (Synchronous ) 异步计数器 (Asynchronous ),按开关 元件分：,TTL 计数器 CMOS 计数器,一、二进制同步计数器,1. 3位二进制同步加法计数器,(1) 结构示意框图与状态图,输入计数脉冲,送给高位的进位信号,5.2.2 二进制计数器,排列： Q2n Q1n Q0n,f,f/2,f/4,f/8,f/8,所以，计

9、数器也称为分频器,FF2、FF1、FF0,Q2、Q1、Q0,设计方法一：,按前述设计步骤 (2)(3)(4)（P297 299）（具体过程略）可得：,(2) 分析和选择触发器,C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,FF2、FF1、FF0,Q2、Q1、Q0,设计方法一：,按前述设计步骤 (2)(3)(4)（P297 299）（具体过程略）可得：,(2) 分析和选择触发器,C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,J0= K0 =1,J1= K1 = Q0,J2= K

10、2 = Q1Q0,串行进位,触发器 负载均匀,并行进位,低位触发 器负载重,用T 触发器(由JK触发器转换而成)构成的逻辑电路图,设计方法二：,按计数规律进行级联,C = Q2n Q1n Q0n,J0= K0 = 1,J1= K1 = Q0,J2= K2 = Q1Q0,= T0,= T1,= T2,(5),n 位二进制同步加法计数器级联规律：,(6) 用T 型触发器构成的逻辑电路图(将Ti归入时钟方程),T0 = 1,T1=Q0n,T2= Q1n Q0n,(7) 计数器计数容量、长度或模的概念,即为计数器能够记忆输入脉冲的数目，也即电路的有效状态数 M 。,3 位二进制同步加法计数器：,000

11、0,1111,/1,4 位二进制同步加法计数器：,000,111,/1,n 位二进制同步加法计数器：,Borrow,若用T 触发器：,2. 3 位二进制同步减法计数器, 向高位发出的借位信号,T0 = 1,级联规律：,3. 3 位二进制同步可逆计数器,(1) 单时钟输入二进制同步可逆计数器,加/减 控制端,加计数,T0 = 1、T1= Q0n、 T2 = Q1nQ0n,减计数,(2) 双时钟输入二进制同步可逆计数器,加计数脉冲,减计数脉冲,CP0= CPU+ CPD,CPU 和CPD 互斥,CPU = CP，CPD= 0,CPD= CP，CPU= 0,4. 集成二进制同步计数器,(1) 集成

12、4 位二进制同步加法计数器,引脚排列图,逻辑功能示意图,0 0 1 1,1) 74LS161 和 74LS163,74161的状态表,CTP = CTT = 1,二进制同步加法计数,CTPCTT = 0,保持,若 CTT = 0,CO = 0,若 CTT = 1,74163,Q3 Q0 = 0000,同步并行置数,异步清零,Q3 Q0 = D3 D0,同步清零,2) CC4520,EN使能端 (也可作计数脉冲输入),CP计数脉冲输入 (也可作使能端),CR异步清零,(2) 集成 4 位二进制同步可逆计数器,1) 74191（单时钟）,2) 74193(双时钟),二、二进制异步计数器,1. 二进

13、制异步加法计数器,CP0 = CP,CP1 = Q0,CP2 = Q1,用T 触发器 (J = K = 1) 下降沿触发,C = Q2n Q1n Q0n,并行进位,若采用上升沿触发的 T 触发器,CP0= CP,1 0 0,0 1 0,1 1 0,0 0 1,1 0 1,0 1 1,1 1 1,【思考】若改用上升沿触发的 D 触发器？,2. 二进制异步减法计数器,0 1 2 3 4 5 6 7 8,0 0 0,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,用T 触发器 (J = K = 1) 上升沿触发,CP0= CP,CP1= Q0,CP2=

14、 Q1,二进制异步计数器级间连接规律,3. 集成二进制异步计数器,74197、74LS197,计数/置数,二-八-十六进制计数器的实现,M = 2,计数输出：,M = 8,计数输出：,M = 16,计数输出：,其它：74177、74LS177、74293、74LS293 等,5.2.3 十进制计数器,（8421BCD 码）,一、十进制同步计数器,1. 十进制同步加法计数器,状态图,时钟方程,输出方程,状态方程,选择下降沿、JK 触发器,驱动方程,J0 = K0 = 1,J2 = K2 = Q1nQ0n,J3 = Q2nQ1nQ0n , K3 = Q0n,逻辑图,检查能否自启动,将无效状态101

15、0 1111 代入状态方程：,1010,1011,0100,1110,1111,1000,1100,1011,0100,该电路能自启动,2. 十进制同步减法计数器 (P321-323),(),3. 十进制同步可逆计数器(P323-324),(),4. 集成十进制同步计数器(),74160、74162,74160引脚、状态图与74161(二进制同步计数器)相同,(1) 集成十进制同步加法计数器,74162与74160区别： 74162同步清零74160异步清零,(2) 集成十进制同步可逆计数器(),1) 74190 (单时钟),74190 与74191 (单时钟二进制同步可逆计数器）功能类似,2) 74192 (双时钟) (),74192 与74193 (双时钟二进制同步可逆计数器）功能类似,二、十进制异步计数器,3. 集成十进制异步计数器 74290,1. 2.十进制异步加法计数器和减法计数器(课后自学),内部结构,M = 2,M = 8,M = 16,5.2.4 N 进制计数器,方法,用触发器和门电路设计,用集成计数器构成,清零端,置数端,(同步、异步),一、利用同步清零或置数端获得 N 进制计数,【思路】,当 M 进制计数到 SN 1 后使计数回到 S0 状态,2. 求归零逻辑表达