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1、第二章1某加法器进位链小组信号为 C4C3C2C1 ，低位来的信号为 C0 ，请分别按下述两种方式写出 C4C3C2C1 的逻辑表达式。（1） 串行进位方式 （2） 并行进位方式解 ：（1）串行进位方式：C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P 1 = A1+B1C2 = G2 + P2 C1 G2 = A2 B2 ，P 2 = A2+B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3+B3C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4+B4(2) 并行进位方式：C1 = G1 + P1 C0 C2 = G2 +
2、P2 G1 + P2 P1 C0C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0其中 G1G4 ，P 1P4 表达式与串行进位方式相同。2. 图 B11.1 为某 ALU 部件的内部逻辑图，图中 S0、S 1为功能选择控制端，Cin 为最低位的进位输入端，A（A 1-A4）和 B（B 1-B4）是参与运算的两个数，F（F 1-F4）为输出结果，试分析在S0，S 1，Cin 各种组合条件下输出 F 和输入 A，B，Cin 的算术关系。 图 B11.1解：
3、图中所给的 ALU 只能进行算术运算， S0、S 1 用于控制 B 数送（B 1-B4）原码或反码，加法器输入与输出的逻辑关系可写为：F i=Ai+（S 0 Bi+Si Bi）+Cin i = 1，2，3，4 由此，在 S0，S i，Cin 的各种组合条件下，输入 A,B，Cin 与输出 F 的算术关系列于下表：输入 S0 S1 Cin 输出 F0 0 0 A（传送）0 0 1 A 加 00010 1 0 A 加 B 0 1 1 A 减 B（A 加 B 加 0001）1 0 0 A 加 B1 0 1 A 加 B 加 00011 1 0 A 加 11111 1 1 A 加 1111 加 0001
4、第 3 章 运算方法和运算部件1.设机器字长 32 位，定点表示，尾数 31 位，数符 1 位，问：(1)定点原码整数表示时，最大正数是多少？最大负数是多少？(2)定点原码小数表示时，最大正数是多少？最大负数是多少？解：（1）定点原码整数表示：最大正数：数值 = （2 31 1）0 111 111 111 111 111 111 111 111 111 1111 最大负数：数值 = -1 （2）定点原码小数表示：(机器数同上)最大正数值 = 1 2-31最大负数值 = 2-31 2已知 x = - 0.01111 ，y = +0.11001，求 x 补 ， -x 补 ， y 补 ， -y 补
5、，x + y = ？ ，x y = ？解： x 原 = 1.01111 x 补 = 1.10001 所以 ： -x 补 = 0.01111 y 原 = 0.11001 y 补 = 0.11001 所以 ： -y 补 = 1.00111 x 补 11.10001 x 补 11.10001+ y 补 00.11001 + -y 补 11.00111 x + y 补 00.01010 x - y 补 10.11000所以： x + y = +0.01010 因为符号位相异，结果发生溢出3已知 X=20100.11011011，Y=2 100（-0.10101100） ，求 X+Y。解：为了便于直观理
6、解，假设两数均以补码表示，阶码采用双符号位，尾数采用单符号位，则它们的浮点表示分别为： X 浮 = 00010 ， 0.11011011 Y 浮 = 00100 ， 1.01010100（1） 求阶差并对阶：E = E x Ey = Ex补 + - Ey补 = 00010 + 11100 = 11110即 E 为 2，x 的阶码小，应使 Mx 右移 2 位，E x加 2， X 浮 = 00100 ， 0.00110110 （11）其中（11）表示 Mx 右移 2 位后移出的最低两位数。（2） 尾数和0. 0 0 1 1 0 1 1 0 （11）1. 0 1 0 1 0 1 0 01 1 0 0
7、 0 1 0 1 0 （11）（3） 规格化处理尾数运算结果的符号位与最高数值位为同值，应执行左规处理，结果为 1.00010101 （10） ，阶码为 00 011 。（4） 舍入处理1 000 000 000 000 000 000 000 000 000 0001采用 0 舍 1 入法处理，则有1. 0 0 0 1 0 1 0 1+ 11. 0 0 0 1 0 1 1 0（5） 判溢出阶码符号位为 00 ，不溢出，故得最终结果为x + y = 2011 (-0.11101010)12. 将十进制数 20.59375 转换成 32 位浮点数的二进制格式来存储。?解：先将十进制数转换为二进制
8、数：（20.59375） 10=（10100.10011） 2然后移动小数点，使其在 1，2 位之间10100.10011=1.001001124 ,e =4 于是得到 S=0， E = 4+127 = 131 M=01001011最后得到 32 位浮点数的二进制格式为：0100 0001 01010 0100 1100 0000 0000 0000 =（41A4C000） 16 第 4 章 主存储器3. 图 B5.1 所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在 A 组跨接端和 B 组跨接端之间分别进行接线。74LS139 是 2 ：4 译码器，使能端 G 接地表示译码器处于
9、正常译码状态。要求：完成 A 组跨接端与 B 组跨接端内部的正确连接，以便使地址译码电路按图的要求正确寻址。图 B5.1解：根据图中已知，ROM 1 的空间地址为 0000H3FFFH，ROM 2 的地址空 间地址为 4000H7FFFH，RAM 1 的地址空间为 C000HEFFFH，RAM 2 的地址空间为 F000HFFFFH。对应上述空间，地址码最高 4 位 A15A12 状态如下：00000011 ROM101000111 ROM211001110 RAM111111111 RAM2 2 ：4 译码器对 A15A12 两位进行译码，产生四路输出，其中 ：y 0 = 00 对应 ROM
10、1 ，y1 = 01 对应 ROM2 ，y 3 = 11 对应 RAM1 和 RAM2。然后用 A13 区分是 RAM1（A 13 = 0）还是 RAM2（A 13 = 1） ，此处采用部分译码。由此，两组端子的连接方法如下：16， 25， 37， 812， 1114， 93 4已知某 8 位机的主存采用半导体存贮器，地址码为 18 位，若使用 4K4 位 RAM 芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（1） 若每个摸条为 32K8 位，共需几个模块条？（2） 每个模块内共有多少片 RAM 芯片？主存共需多少 RAM 芯片？CPU 如何选择各模块条？解：（1）由于主存地址码
11、给定 18 位，所以最大存储空间为 218 = 256K，主存的最大容量为 256KB。现每个模块条的存储容量为 32KB，所以主存共需 256KB / 32KB = 8块板。（2） 每个模块条的存储容量为 32KB，现使用 4K4 位的 RAM 芯片拼成 4K8位（共 8 组） ，用地址码的低 12（A 0A11）直接接到芯片地址输入端，然后用地址的高 3 位（A 14A12）通过 3 ：8 译码器输出分别接到 8 组芯片的选片端。共有 82 = 16 个 RAM。（3） 据前面所得，共需 8 个模条，每个模条上有 16 片芯片，故主存共需 816 =128 片 RAM 芯片。6什么是闪速存
12、储器？它有那些特点？解：闪速存储器是高密度、非易损性的读 / 写半导体存储器。从原理上看，它属于 ROM 型存储器，但是它又随时改写信息；从功能上看，它又相当于 RAM，所以传统 ROM 与 RAM 的定义和划分已失去意义，因而是一种新型的存储器技术。闪速存储器的特点：（1）固有的非易失性 ；（2）廉价的高密度 ；（3）可直接执行 ；（4）固态性能 ；7用 16K 1 位的 DRAM 芯片构成 64K 8 位的存贮器。要求：（1）画出该寄存起组成的逻辑框图。（2）设存贮器读 / 写周期均为 0.5s，CPU 在 1s 内至少要访存一次。试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少
13、？对全部存贮单元刷新一遍，所需实际刷新时间是多少？解：（1）根据题意，存贮器总量为 64KB，故地址线总需 16 位。现使用 16K1 位的动态 RAM 芯片，共需 32 片。芯片本身地址线占 14 位，所以采用位并联与地址串联相结合的方法来组成整个存贮器，其组成逻辑框图如图 B9.3，其中使用一片 2 ：4 译码器。（2）根据已知条件，CPU 在 1s 内至少需要访存一次，所以整个存贮器的平均读/ 写周期与单个存贮器片的读 / 写周期相差不多，应采用异步刷新比较合理。对动态 MOS 存贮器来讲，两次刷新的最大时间间隔是 2ms。RAM 芯片读/ 写周期为 0.5s，假设 16K 1 位的 R
14、AM 芯片由 128 128 矩阵存贮元构成，刷新时只对 128 行进行异步方式刷新，则刷新间隔为 2m / 128 = 15.6s，可取刷新信号周期 15s。 图 B 9.38某机器中，已知配有一个地址空间为(00001FFF) 16 的 ROM 区域，现在用一个 SRAM 芯片（8K8位）形成一个 16K16 位的 ROM 区域，起始地址为（2000） 16 。假设 SRAM 芯片有 CS 和 WE 控制端，CPU 地址总线 A15A0 ，数据总线为 D15D0 ，控制信号为 R / W（读 / 写） ，MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的） 。要求：（1） 满足已知条件的存储器，画出地址码方案。（2） 画出 ROM 与 RAM 同 CPU 连接图。解 ：存储器地址空间
