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1、,集成电路设计概论西安交通大学微电子学系刘润民第 5 章 发射极耦合逻辑(ECL)电路,序 言,TTL电路在电路转换时由于多发射极晶体管对电流的反抽作用，加速了晶体管基区储存电荷的释放，从而有效地提高了电路的开关速度；而STTL电路由于采用肖特基箝位晶体管和新工艺，抑制了晶体管的过饱和及寄生电容，使电路速度进一步提高，但它仍没能完全摆脱“饱和”这一工作状态。 为了适应数字系统在超高速方面的需求，研究人员做了大量的研究工作，研制出最典型的超高速电路发射极耦合逻辑(ECL)集成电路。该电路中的晶体管工作在放大和截止两个状态，而不进入饱和区，这就从电路结构和设计上，根除了常规TTL电路中晶体管从饱和
2、到截止状态转换时所需释放超量存储电荷的“储存时间”，也没有STTL电路因采用SBD箝位而带来的附加寄生电容，因而ECL电路的速,度很高，电路的平均延时可以做到几个ns甚至亚纳秒数量级。 由于电路中晶体管是工作在放大状态，因此电路功耗相对较大，也就是说电路速度的提高是以牺牲功耗换取的。近年来经过改进的电路结构和采用新工艺，使ECL电路不仅达到超高速，而且功耗也有明显降低。目前ECL电路的平均延迟时间在亚纳秒数量级的单元电路功耗可降至几毫瓦的数量级，使ECL电路成为数字系统中无以匹敌的重要角色。 与其他电路一样，ECL电路的逻辑功能基础也可归结为基本门电路和工作过程，本章以ECL10K系列中的或/
3、或非门为例做基本分析，然后讨论ECL电路的逻辑扩展和版图设计。,5.1 ECL门电路的工作原理,ECL电路中的基本门是或/或非门，它是由电流开关、参考电压源和射极输出器三部分组成。如图5.1所示。 电路中Q1A、Q1B、Q2管、RC1、RC2和RE组成射极耦合电流开关，它是ECL电路的核心部分，其中Q2管为定偏管，从VC1,VC2获得或/或非输出。 Q5,D1,D2,R1R3构成参考电压源，为Q2提供固定的基极偏置电压VBB， Q3,Q4为射极开路的射极输出器，作为电路的输出级，以解决输入与输出电平的匹配问题。,5.1.1 射极耦合电流开关 由图5.1所见，射极耦合电流开关实际是一个一边为固定
4、输入，另一边为大信号多输入端的射极耦合差分级，其工作原理与单端输入，双端输出的差分放大器非常类似，但它只起信号传递作用。电路特点是：输入阻抗高 因为RERC1,RC2,所以负反馈作用很强，它不仅使ECL电路的输入阻抗高，而且使晶体管稳定可靠地工作在放大区。电路速度很快、交流性能好 RP为下拉电阻，为输入晶体管的反向漏电流提供通路，并保证了不用的输入端固定在0电平。,一般来说，ECL电路的负电源为-5.2V，Q1,Q2的集电极直接对地输出(VCC=0)，且以“地”作为参考电平，其典型的逻辑低电平VOL=-1.75V,逻辑高电平VOH=-0.924V,而VBB=-1.29V为逻辑电平的中间值。 当
5、电路的输入端由-1.75V变为-0.924V(输入端A或B由0变为1),VC1由0V变为-0.98V,即输入管Q1,Q2起了反相器的作用，此时VC2由-0.98V变为0V(或者由0变为1),即定偏管Q2是同相输出。,在电路转换时电流的变化是：当Vi由0变为1时，输入管导通、Q2截止，电流IE全部流经输入管。当Vi由1变为0时，输入管截止、Q2管导通，电流IE全部流经Q2管。两种情况下的IE基本相等。所以由Q1,Q2,组成的电路相当于一个横流源。 由以上分析可见，该电路的作用相当于一个电流开关，时而把电流拨给输入管，时而把电流拨给Q2管，这就是所谓电流型开关逻辑电路的由来。但他们的输出高、低电平
6、比输入高、低电平约高0.8V。,5.1.2 射极输出器 如图所示，射极输出器由Q3,Q4组成，其作用有三个： 保持输出相位不变、逻辑关系不变； 进行电位平移； 由于电流开关的输出高低电平比输入高低电平约高0.8V，所以电流开关的输出不能直接作为下一级ECL电路的输入(会引起逻辑错误)，经射极输出器位移一个VBE后，可以获得ECL标准逻辑电平，使前级的输出电平和后级的输入电平数值匹配。 提高负载能力、扩展逻辑功能。 由于射极输出器的输入阻抗高、输出阻抗低，不仅能起到缓冲、隔离和电流放大作用，而且增大了电路的负载能力。,5.1.3 参考电压源 参考电压源在ECL电路中的作用是决定电路逻辑电平的位置
7、、阈值电压和抗干扰能力。特别在电路工作于超高速的情况下，这些问题尤为重要。 由差分放大器的分析可知，当定偏管Q2的基极电位VBB值确定以后，电路输入端的高低电平也就确定(分别为：V1H-VBB4Vt,V1L-VBB-4Vt)，电路的输出电平及逻辑电平同时也被就确定。 假定由于某种原因造成参考电压值VBB发生变化，那么在同样的逻辑电平输入情况下，输出电平就会发生相应的变化。例如输入低电平时，输入管截止、Q2导通，如果某种原因使VBB变低，此,时流经Q2的射极电流IE2将随之变小，使VC2升高，结果造成“或”端输出的低电平变高，如果增加值过大，就会使下一级电流出现错误动作。因此，如何从参考电压源中
8、取得合适、稳定的参考电压，对于抗干扰能力较低的ECL电路是一个很重要的问题。 ECL电路所取的参考电压与逻辑电平具有如图5.2所示的关系：输出高电平： VOH=-VBE输出低电平： VOL=-2VBE逻 辑 摆幅： VL=VOH-VOL=VBE固定参考电压 VBB=VOH-VBE/2=-3VBE/2,参考电压取在高、低电平的中心，可使高、低电平的噪声容限基本相等，使电路在全工作温度范围内噪声容限的变化不至于太大。 在考虑参考电压源电路结构时，通常希望不增设另外的电源而与ECL电路共用同一电源。最简单的电路形式如图5.1所示。可以看出，它是由电阻分压，再加一级射极跟随器输出组成。所提供的参考电压
9、VBB由Q5的基极电位减去Q5的BE结正向压降得到。,5.2 ECL 电路的逻辑扩展,与TTL电路相比，ECL电路具有很大的灵活性。ECL电路的基本门同时具有或/或非输出。使ECL门电路的逻辑功能较强；而且通过增加输出射极跟随器，可以使ECL电路同时具有几个“或”和“或非”端输出，如图5.3所示。 如果把两个ECL基本门的定偏管内部集电极“点与”，而把“或非”端输出射极跟随器的发射极“线或”，则可得到如图5.4所示的或与非/或与门电路，输出端Q与输入端(A1,B1,A2,B2)的逻辑关系为 Q=Q1Q2=(A1+B1)(A2+B2)输出端N的逻辑关系为：,5.3 ECL电路的版图设计特点,EC
10、L电路版图设计的一般原则和步骤与TTL电路是一样的，其区别在于ECL电路是高速数字电路，所以在版图设计中要着重保证高速、稳定和输出电平的一致性特点；此外，由于ECL电路的功耗较大，在布局布线时要考虑热分布问题。下面以E10112为例，介绍ECL的版图设计过程和特点。5.3.1 隔离区的划分 根据隔离区的划分原则，图5.5所示电路可划分为15个隔离区(见图5.7所示)。 因为隔离结的面积较大，寄生电容对电路的延迟有影响，尽管Q4,Q8各占一个隔离区，为了使“或”端和“或非”端的平均延迟相对称，其隔离区面积和三个输入管的隔离区面积一样。,P+隔离墙,5.3.2 元器件的设计1.晶体管和二极管的图形
11、结构设计 晶体管和二极管的图形设计主要由电学参数决定。在ECL电路中，平均延迟时间和输出电平是电学参数的主要矛盾，平均延迟时间tpd主要与输入晶体管的结电容及负载电路的电容有关；由晶体管原理可知，晶体管的特征频率fT与基区宽度Wb、结电容及发射极电流都有密切关系，因此可通过减小基区宽度、提高发射区和基区的掺杂浓度梯度来实现。 设计时根据电路中各晶体管的不同要求，结合具体的工艺水平进行设计。比如，输入管采用双基极条结构以提高fT；输出管采用梳状结构以适应大电流容量的要求,并保证良好的频率特性.,参考电压源部分的晶体管和二极管不是处于开关工作状态，对速度要求不高，为了提高成品率，在面积允许情况下可
12、尺寸可适当放宽。 另外，为了减少集电极串连电阻，所有晶体管集电极引线窗口均采用磷穿透扩散(与发射区扩散同步)。2.电阻的图形设计 电路中共有15个电阻，根据各电阻在电路中的作用、阻值的大小及电路性能对其精度的要求，设计成以下几种图形结构。(1)RC，RE 如图所示，虽然阻值较小，但他们的比值对输出电平有较大的影响，所以对阻值精度及其比,值要求较高，因而采用胖型结构，且排列去向一致，以减小光刻套刻误差，提高其比值和精度。(2)R1,R2,R3,R4 这些电阻的阻值都较大，所以采用瘦型结构，其中R1,R2的比值会影响参考电压的大小，故将其设计成宽度相同、排列反向相同的长条型结构。(3)RB 阻值较
13、大，但对精度要求不高，故采用基区沟道电阻形式。考虑到基区宽度较窄和工艺上的分散性，在电路工作时可能会出现基区夹断现象，使其阻值发生明显变化，所以通常制作基区沟道电阻时增加一次硼扩散，以防止沟道夹断，如图5.6所示。,N+,P-SUB,N-epi,P,P,基区扩散深度,硼扩散深度的加深,图5.6 基区扩散电阻增加一次硼扩散后的剖面图,基区电阻,基区沟道电阻,5.3.3布局布线 元器件设计好后，就可按照版图设计的基本原则，结合电路的特点，进行布局和布线设计，E10112布局布线草图如图5.7所示，具有以下特点：(1)为了便于散热及管芯的热分布均匀，将工作电流较大的输出管(Q12,Q13,Q11,Q
14、14及Q16,Q17，Q15,Q18)排列在版图两边的4个隔离岛。(2)因为电路速度较高，为防止两个单门工作时的相互干扰，分别将它们(Q1,Q2,Q3和Q5,Q6,Q7)放置在版图两侧的两个隔离岛。同一单门的输入管(Q1,Q2,Q3)和定偏管(Q4)安排在相邻的位置,且排列方向一致。,两个射极电阻(RE1,RE2)也均匀排列在相邻位置且排列分析一致，以减小工艺、材料和温度的误差，获得对称的互补输出。(3)两个门的参考电源(D1,D2)安排在版图的中间，以缩短布线长度。(4)为了防止系统内部各部分之间的相互干扰，版图中安排了两根地线，其中VCC1专为输出晶体管设置，而门的功能部分则用另一跟地线V
15、CC2。,已知：VBEF=0.8V,VBB=-1.2V,逻辑摆幅VL=0.8V,且对称于参考电压 各管的IE,max=5mA，并假定输入和输出的逻辑电平Vi，V0相 互匹配，且忽略基极电流的影响。1)计算R3,R4的数值；2）试确定R1,R2和RE的数值,Q2,Q1,R4,Q4,Q3,R2,RE,R5,R1,V+,A,B,-V-,V0,图 题5.2,已知 V+=3V,V-=-3V,VBEF=0.7V,R1=R2=500,RE=2K，假定Vi和V0的高低电平与地电平对称，并且当输入都为低电平时的空载功耗为20mW。计算电阻R4,R5(忽略基极电流)；确定逻辑摆幅。,IE2,IE4,已知 R2=175,R3=420计算：1）X处的VOH和VOL 2）若要求VX=VY,计算R1,
