《基于Libero的数字逻辑设计仿真及验证实验实验(计算机专业)》由会员分享，可在线阅读，更多相关《基于Libero的数字逻辑设计仿真及验证实验实验(计算机专业)（23页珍藏版）》请在金锄头文库上搜索。
1、_计算机_学院_专业_班_组、学号_姓名_协作者_教师评定_实验题目_基于Libero的数字逻辑设计仿真及验证实验_1、 熟悉EDA工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。二、实验环境Libero仿真
2、软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真。4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00代码-与非/ 74HC00.vmodule HC00(A,B,Y);input 4:1A,B;output 4
3、:1Y;assign Y=(A&B);endmodule/74HC00测试平台代码/ testbench.vtimescale 1ns/1nsmoduletestbench ();reg 4:1a,b;wire 4:1y;HC00 u1(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC02代码-或非/ 74HC02.vmodule HC02(A,B,Y);input 4:1A,B;outp
4、ut 4:1Y;assign Y=(A|B);endmodule/74HC02测试平台代码/ testbench.vtimescale 1ns/1nsmoduletestbench ();reg 4:1a,b;wire 4:1y;HC02 u1(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC04代码-非/ 74HC04.vmodule HC04(A,Y);input 4:1A;outpu
5、t 4:1Y;assign Y=A;endmodule/74HC04测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench();reg 2:1a;wire 2:1y;HC04 u4(a,y);initialbegina=2b01;#10 a=2b10;#10 a=2b11;#10 a=2b00;endendmodule/74HC08代码-与module HC08(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A&B;/与endmodule/74HC08测试平台代码timescale 1ns/1nsmodule
6、 test08();reg 4:1a,b;wire 4:1y;HC08 u8(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC32代码-或module HC32(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A|B;/或endmodule/74HC32测试平台代码timescale 1ns/1nsmodule test32();reg 4:1a,b
7、;wire 4:1y;HC32 u32(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC86代码-异或module HC86(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A&(B)|(A&B);/异或endmodule/74HC86测试平台代码timescale 1ns/1nsmodule test86();reg 4:1a,b;wire 4:1
8、y;HC86 u86(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）3、综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）4、第二次仿真结果（综合后）（截图）。回答
9、输出信号是否有延迟，延迟时间约为多少？有延迟 300ps5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。延迟约4000PS有竞争冒险2、组合逻辑电路一、实验目的1、了解基于Verilog的组合逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。二、实验环境Libero仿真软件。三、实验内容1、掌握Libero软件的使用方法。2、进行针对74系列基本组合逻辑电路
10、的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。5、74HC4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74HC148、74HC138、74HC153
11、、74HC85、74HC283、74HC4511（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC148代码/ HC148.vmodule encoder8_3_1(DataIn,EO,Dataout,EI,GS); input 7:0DataIn; input EI; output EO; output 2:0Dataout; output GS; reg 2:0Dataout; reg EO; reg GS; integer I; always(DataIn or EI) begin if(EI) begin Dataout=7; E
12、O=1; GS=1; end else if(DataIn=8b11111111) begin Dataout=7; EO=0; GS=1; end else for(I=0;I8;I=I+1) begin if(DataInI) begin Dataout=-1; EO=1; GS=0; end end end endmodule/74HC148测试平台代码 timescale 1ns/1ns module testbench; reg7:0 in; reg EI; wire GS; wire2:0out; wire EO; initial begin EI=0; in=b00000001; repeat(9) #20 in=in
