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1、为了适应公司新战略的发展，保障停车场安保新项目的正常、顺利开展，特制定安保从业人员的业务技能及个人素质的培训计划【eda】实验六,数字秒表的设计(,实验报告)电气与信息工程学院电子设计自动化实验报告实验五数字秒表的设计指导老师：谭会生老师学生姓名：王炜班级：电子信息1202学号：实验时间：XX-04-28实验五数字秒表的设计1.实验目的熟悉QUARTUS2软件的基本使用方法。熟悉EDA实验开发系统的基本使用方法。学习VHDL基本逻辑电路的综合设计应用。2.实验内容设计并调试好一个计时范围为1h的数字秒表，并用EDA实验开发系统进行硬件验证。3.实验要求画出系统的原理框图，说明系统中各主要组成部
2、分的功能。编写各个VHDL源程序。根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。记录系统仿真、逻辑综合及硬件验证结果。记录实验过程中出现的问题及解决办法。4.实验设计1）系统原理框图系统设计思路：首先获得一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计数器需设置清零信号输入外，还需为六个计数器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制计数器组成，如图5-1所示。6个计数器中的每一个计数器的4
3、位输出，通过外设的BCD译码器输出显示。图5-1中，6个4位二进制计数器输出的最小显示值分别为：DOUT3.0-1/100s、DOUT3.0-1/100s、DOUT7.4-1/10s、DOUT11.8-1/1s、DOUT15.12-10s、DOUT19.16-1min、DOUT23.20-10min等。图5-12）VHDL程序电路均采用VHDL文本输入，有关VHDL程序如下：3MHz100Hz分频器的VHDL源程序：-LIBRARYIEEE;USE_LOGIC_;ENTITYCLKGENISPORT(CLK:INSTD_LOGIC;NEWCLK:OUTSTD_LOGIC);ENDENTITYC
4、LKGEN;ARCHITECTUREARTOFCLKGENISSIGNALCNT:INTEGERRANGE0TO10#29#;BEGINPROCESS(CLK)ISBEGINIFCLKEVENTANDCLK=1THENIFCNT=10#29#THENCNT【eda】实验六,数字秒表的设计(,实验报告)1：本设计各模块代码-14一、设计要求设计用于体育比赛用的数字秒表，要求1、计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时的时钟频率为12MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器,显示的最长时间为59分秒2、设计有复位和起/停开关(1)复位
5、开关用来使计时器清零，并做好计时准备。(2)起/停开关的使用方法与传统的机械式计时器相同，即按一下起/停开关，启动计时器开始计时，再按一下起/停开关计时终止。(3)复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程立刻终止，并对计时器清零。二、设计思想与方案论证设计思想通过分频器将12M晶振所提供的信号进行6000分频，生成脉冲作为计时信号，经计数器累加计数实现数字秒表计数的功能。设计采用七位LED数码管显示分、秒，需要5个10计数器和2个模6计数器。使用按键开关可实现开始/结束计时操作以及复位清零操作。方案论证利用VHDL语言进行数字秒表设计有多种方法。可以利用原件
6、例化语句将各模块联系起来，也可以使用原理图的方法实现此功能，考虑到此次设计中端口众多，使用例化语句繁琐易错，因此采用了条理清晰的绘制原理图的方法生成顶层文件，实现数字秒表功能。在设计中可以将每个单独的功能写成一个独立的VHDL文件，此次设计中没有将控制模块独立出来，而是将它融合到十进制计数程序和六进制计数程序中，最终生成十进制计数控制器和六进制计数控制器。虽然显得繁琐，但是比较易于理解，程序中也比较容易操作。三、系统设计整个系统设计是采用自顶向下分析，自底向上设计。将数字秒表系统的整体分解为各个模块电路。该部分详细介绍了数字秒表系统的各个模块的设计，并对各个模块的每一个部分进行了分析，在第四部分对系统模型进行了访真与程序调试。顶层电路设计在顶层设计中，要对内部分各功能块的连接关系和对外的接口关系进行描述，而功能块实际的逻辑功能和具体的实现形式则由下一层模块来描述。3-1数字秒表原理图目的-通过该培训员工可对保安行业有初步了解，并感受到安保行业的发展的巨大潜力，可提升其的专业水平，并确保其在这个行业的安全感。
