006第6章-存储器

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1、第 章 存 储 器,本章内容,内存与外存,半导体存储器,随机存储器RAM,只读存储器,存储器与系统的连接,6.1 内存和外存,内存：是内部存储器的简称，又称主存。内存直接与CPU相联接，是计算机的组成部分。 外存：即外部存储器，也称辅存。外存不直接与CPU相联接，而是通过I/O接口与CPU联接，其主要特点是大容量。,除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器,6.2 半导体存储器,6.2.1 半导体存储器的分类,按制造工艺 双极型：速度快、集成度低、功耗大 MOS型：速度慢、集成度高、功耗低 按使用属性 随机存取存储器RAM（ Random Access Memory ）可读

2、可写、断电丢失 只读存储器ROM（ Read Only Memory ）正常只读、断电不丢失,6.2.1 半导体存储器的分类,6.2.2 半导体存储器的主要技术指标,存储容量 通常用存储器单元数与每个存储单元的位数表示 存取速度 存取时间：从读/写命令发出到操作完成所需时间。 存取周期：两次存储器访问所允许的最小时间间隔。 功耗 存储器被加上的电压与流入电流之积。 分为操作功耗和维持（备用）功耗 可靠性 指存储器对温度、电磁场等环境变化的抵抗能力和工作寿命。,6.3 随机存储器RAM, 存储体 存储器芯片的主要部分，用来存储信息 地址译码电路 根据输入的地址编码来选中芯片内某个特定的存储单元

3、片选和读写控制逻辑 选中存储芯片，控制读写操作,6.3.1 基本结构,存储体,每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据 存储容量与地址、数据线个数有关： 芯片的存储容量存储单元数存储单元的位数2MNM：芯片的地址线条数N：芯片的数据线条数,地址译码电路,单译码结构 双译码结构 双译码可简化芯片设计 主要采用的译码结构,片选和读写控制逻辑,片选端CS*或CE* 有效时，可以对该芯片进行读写操作 输出OE* 控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线 写WE* 控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线,6.3.2

4、SRAM基本存储电路,优点：结构简单，单片集成度高，功耗低，速度快，价格便宜 缺点：需要刷新和再生操作，电容中信号弱，读出时需经放大器处理。,6.3.3 单管DRAM基本存储电路,6.3.4 SRAM芯片2114,存储容量为10244 18个引脚： 10根地址线A9A0 4根数据线I/O4I/O1 片选CS* 读写WE*,功能,6.3.5 SRAM芯片6264,存储容量为8K8 28个引脚： 13根地址线A12A0 8根数据线D7D0 片选CS1*、CS2 读写WE*、OE*,功能,6.4 EPROM,顶部开有一个圆形的石英窗口，用于紫外线透过,擦除原有信息 一般使用专门的编程器（烧写器）编程

5、 编程后，应该贴上不透光封条 出厂未编程前，每个基本存储单元都是信息 “1” 编程就是将某些单元写入信息0,EPROM 2716 EPROM 2764,6.4.1 EPROM芯片2716,存储容量为2K8 24个引脚： 11根地址线A10A0 8根数据线DO7DO0 片选/编程CE*/PGM 读写OE* 编程电压VPP,功能,6.5 半导体存储器与CPU的连接,这是本章的重点内容 SRAM与CPU的连接 译码方法同样适合I/O端口,存储芯片与CPU的连接,1. 存储芯片的数据线 2. 存储芯片的地址线 3. 存储芯片的片选端 4. 存储芯片的读写控制线,6.5.1 存储芯片数据线的处理,若芯片

6、的数据线正好8根： 一次可从芯片中访问到8位数据 全部数据线与系统的8位数据总线相连 若芯片的数据线不足8根： 一次不能从一个芯片中访问到8位数据 利用多个芯片扩充数据位 这个扩充方式简称“位扩充”,多个位扩充的存储芯片的数据线连接于系统数据总线的不同位数 其它连接都一样 这些芯片应被看作是一个整体 常被称为“芯片组” 当实际存储芯片每个单元的位数和系统需要内存单元字长不等时采用的方法,位扩充,6.5.2 存储芯片地址线的连接,芯片的地址线通常应全部与系统的低位地址总线相连 寻址时，这部分地址的译码是在存储芯片内完成的，我们称为“片内译码”,片内译码,A9A0,存储芯片,片选端常有效,令芯片（

7、组）的片选端常有效 不与系统的高位地址线发生联系 芯片（组）总处在被选中的状态 虽简单易行、但无法再进行地址扩充，会出现“地址重复”, 表示任意（0或1均可）,地址重复,地址重复：一个存储单元具有多个存储地址 原因：有些高位地址线没有用、可任意 使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”例如：00000H 07FFFH 选取一个可用地址的原则：高位地址全为0,高位地址译码才更好,6.5.3 存储芯片片选端的译码,存储系统常需利用多个存储芯片扩充容量，也就是扩充了主存储器地址范围 这种扩充简称为“地址扩充”或“字扩充” 进行“地址扩充”，需要利用存储芯片的片选端对多个

8、存储芯片（组）进行寻址 这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现,地址扩充（字扩充）,(1) 译码和译码器,译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程 译码电路可以使用门电路组合逻辑 译码电路更多的是采用集成译码器 常用的2:4译码器： 74LS139 常用的3:8译码器： 74LS138 常用的4:16译码器：74LS154,(2) 线选译码,线选译码：只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组） 虽构成简单，但地址空间严重浪费 必然会出现地址重复（一个存储单元对应多个存储地址） 一个存储地址会对应多个存储单元 多个存储单元

9、共用的存储地址不应使用,示例,(3) 部分译码,部分译码：只有部分高位地址线参与对存储芯片的译码 每个存储单元将对应多个地址（地址重复），需要选取一个可用地址 可简化译码电路的设计 但系统的部分地址空间将被浪费,示例,(4) 全译码,全译码：所有的系统地址线均参与对存储单元的译码寻址，包括 片内译码：低位地址线对芯片内各存储单元的译码寻址 片选译码：高位地址线对存储芯片的译码寻址 采用全译码，每个存储单元的地址都是唯一的，不存在地址重复 译码电路可能比较复杂、连线也较多,示例,片选端译码小结,存储芯片的片选控制端可以被看作是一根最高位地址线 在系统中，主要与地址发生联系：包括地址空间的选择（例

10、如接系统的IO/M*信号）和高位地址的译码选择（与系统的高位地址线相关联） 对一些存储芯片通过片选无效可关闭内部的输出驱动机制，起到降低功耗的作用，所以片选端常有效不利于节能。,6.5.4 存储芯片的读写控制,芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线 芯片WE*与系统的写命令线相连 当芯片被选中、且写命令有效时， 允许总线数据写入存储芯片,6.5.5 存储芯片与CPU的配合,存储芯片与CPU总线的连接，还有两个很重要的问题： CPU的总线负载能力 CPU能否带动总线上包括存储器在内的连接器件？ 存储芯片与CPU总线时序的配合 CPU能否与存

11、储器的存取速度相配合？,1. 总线驱动,CPU的总线驱动能力有限 单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动 双向传送的数据总线，可以采用三态双向驱动器来加以驱动,2. 时序配合,分析存储器的存取速度是否满足CPU总线时序的要求 如果不能满足： 考虑更换存储芯片 总线周期中插入等待状态TW,时序配合是连接中的难点,存储器系统设计举例,【例题6.1】 某8088系统（最大组态）的存储器系统如图所示，图中8088CPU芯片上的地址、数据信号线经锁存、驱动后成为地址总线A19A0、数据总线D7D0。U0、U1是两片EPROM，型号为27128。U2、U3是两片RAM

12、，型号为62256。两片译码器74HC138担任片选译码。,分析数据线的连接、地址线的连接、控制信号的连接,分析U0、U1、U2、U3的地址范围,存储器系统设计举例,【例题6.2】试在8088系统（最小组态）中设计256KB RAM、32KB EEPROM。RAM区的首地址为40000H，EEPROM区的首地址为0F8000H。,分析：RAM选62512，容量为64KB，共需4片，片内的地址线为A15A0。EEPROM选用28C256，容量为32KB，只需一片。 IO/M* 为低时选中存储器。RAM区的首地址为40000H，高4位地址线即片外的地址线A19A16=0100。 EEPROM的片选

13、信号在A19A15=11111时被选中。,片选信号的选择,有三种片选控制的方法： 全译码：片选信号由地址线中所有不在存储器上的地址线译码产生，这种方法存储器芯片中的每一个单元的地址将是唯一的。 部分译码：片选信号不是由地址线中所有不在存储器上的地址线译码产生，而是有部分高位地址线被送入译码电路产生片选信号。 线选：以不在存储器上的高位地址线直接作为存储器芯片的片选信号。使用线选法的好处是译码电路简单，但线选不仅导致一个存储单元有多个地址，还有可能一个地址同时选中多个单元，这会引起数据总线的冲突。,6.6 16位微机系统中存储器与系统的连接,116位存储 8086CPU数据总线16位，每次存储器

14、操作都是16位。,28位存储体,这种16位微机的数据总线为16位，但存储器体系是8位存储体，即每个地址确定的存储单元为8位，存储器操作可能是8位的也可能是16位的。 8086系统就是这样的结构，下面以8086系统为例介绍其原理。,(1) 奇体、偶体,8086CPU有20位地址线，可直接寻址1M字节的存储器地址空间。 当把存储器看作字节序列时，每个字节单元地址相连，即每个地址对应一个存储单元，每个存储单元为一个字节。 当把存储器看作字序列时，每个字单元地址不相连，每个字包括地址相连的两个字节。 8086CPU的数据总线是16位的，需要设计一种合理的存储体结构，既能适合做8位的存储器操作（字节访问

15、），又能适合做16位的存储器操作（字访问）。,8086系统将1M地址空间分成两个512K地址空间，一半是偶数地址另一半是奇数地址，相应的存储体称为偶体和奇体。偶体和奇体的地址线都是19位。将数据总线的低8位D7D0与偶体相连，高8位D15D8与奇体相连。 地址总线的A19A1与这两个存储体的19条地址线A18A0相连。用CPU的A0作偶体的选中信号，BHE*作奇体的选中信号。,8086系统的存储器分为奇存储体、偶存储体：,（2）字节访问,8086CPU进行存储器访问有8位的也有16位的。当进行字节访问即8位的访问时，如果地址的A0=0，选中偶体中的某个单元，数据通过D7D0传送。如果地址的A0

16、=1，则CPU的BHE*=0，选中奇体中的某个单元，数据通过D15D8传送。,（3）字访问,当CPU进行16位的字访问时，设低字节的地址为n，则高字节的地址为n+1。若地址n为偶数，即A0=0，我们称为对准的字；若地址n为奇数，即A0=1，我们称为非对准的字。,当CPU访问对准的字时，由A0=0选中偶体中的地址为n的单元，低字节数据通过D7D0传送；同时由BHE*=0选中奇体中的地址为n+1的单元，高字节数据通过D15D8传送。这样，两个字节的数据在一个总线周期中同时进行读或写操作。当CPU访问非对准的字时即地址n为奇数，要由两个总线周期完成一个字的读或写操作。第一个总线周期发出A0=1和BHE*=0，访问奇体中的地址为n的单元，低字节数据通过D15D8传送；第二个总线周期发出A0=0和BHE*=1，访问偶体中的地址为n+1的单元，高字节数据通过D7D0传送。,SRAM 2114的功能,SRAM 6264的功能,EPROM 2716的功能,