智力竞赛抢答器说明书

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1、唐唐 山山 学学 院院 EDA 技术技术课课 程程 设设 计计 题题目目智力竞赛抢答器智力竞赛抢答器 系系(部部)信息工程系信息工程系 班班级级 姓姓名名 学学号号 指导教师指导教师 2015 年年6月月15 日至日至6 月月26日日共共2周周 2015 年年6 月月25 日日 目录 1 前言.1 2 EDA 技术介绍 2 3 VHDL 简介3 3.1 硬件描述语言 VHDL.3 3.2 VHDL 语言的特点3 4 Quartus II 软件简介 5 4.1 软件介绍5 4.2 Quartus II 数字系统开发流程 5 5 设计原理.6 5.1 设计思路6 5.2 抢答鉴别模块6 5.2.1

2、 抢答电路的设计.6 5.2.2 仿真波形8 5.3 计时模块8 5.3.1 计时模块设计8 5.3.2 仿真波形10 5.4 蜂鸣器模块10 5.4.1 蜂鸣器模块设计10 5.4.2 仿真波形11 5.5 数码管显示模块11 5.5.1 数码管显示模块的设计11 5.5.2 仿真波形12 5.6 动态显示模块12 5.6.1 数码管显示模块的设计12 5.7 主原理图14 5.8 硬件测试15 6 总结.17 参考文献.18 课程设计说明书课程设计说明书 1 1 前言 我国科技迅速发展，而电子行业这个新兴产业的发展更是日新月异，在很多 行业和竞争场合都要求有公正的快速的裁决，例如体育竞技、

3、证券、股票交易， 以及各种智力竞赛等。 在现代社会中智力竞赛更是作为一种生动活泼的教育形式 和方法来引起观众和参赛者的积极性。在各种各样的竞赛中，往往有多组的选手 参加，为了竞赛的公平，就要求人们能够设计一种电路来满足需求。抢答器就是 为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路。它给人们生 活，工作等方面带来极大地方便。现今，形式多样、功能完备的抢答器已广泛应 用于电视台、商业机构、学校有着、企事业单位及社会团体组织中，它为各种知 识竞赛增添了刺激性、娱乐性，在一定程度上丰富了人们的业余生活。 本设计介绍了一种用 EDA 技术来设计四路抢答器的方法。该抢答器为全数 字集成电路设计

4、，具有分组数多、分辨率高等优点。该抢答器除具有基本的抢答 功能外， 还具有优先选择、 定时计时及复位等功能， 具有很强的实用性与可行性。 课程设计说明书课程设计说明书 2 2 EDA 技术介绍 EDA 是电子设计自动化(Electronic Design Automation)缩写。EDA 技术是指 以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技 术的最新成果，进行电子产品的自动设计。利用 EDA 工具，电子设计师可以从 概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以 将电子产品从电路设计、 性能分析到设计出 IC 版图或 PCB 版图的整个过程

5、的计 算机上自动处理完成。现在对 EDA 的概念或范畴用得很宽。 包括在机械、 电子、 通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有 EDA 的应 用。目前 EDA 技术已在各大公司、企事业单位和科研教学部门广泛使用。例如 在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到 EDA 技术。 传统的设计方法采用自底向上的设计方法，一般先按电子系统的具 体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻 辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电 路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程

6、存 在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电 子设计技术(EDA)是自顶向下且先进高效的。 在电子产品的设计理念、 设计方式、 系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA 技术具有一定 的优势。 数字逻辑电路实验大多数都可以在计算机上利用 EDA 软件进行设计、 仿真， 只有极少量外部配件不能在计算机上进行仿真。因此，在实验前期阶段，即实验 预习阶段的主要应用工具是 EDA 软件， 利用 EDA 软件可以设计、 仿真实验课题， 进行虚拟实验。 通过虚拟实验使实验者在进入真实实验前就能对预做的实验有相 当的了解，甚至可以预测到实验的结果。这样在实际

7、做实验时，可以把许多设计 型实验的难度降低，同时能有更多的时间让实验者动手做实验，研究问题，提高 实验效率。 当前数字电路设计已由计算机辅助设计进入到以计算机为主的设计时 代。 课程设计说明书课程设计说明书 3 3 VHDL 简介 3.1 硬件描述语言 VHDL 硬件描述语言(VHDL)是一种用于设计硬件电子系统的计算机语言，它用软 件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级 描述方式相比，它更适合大规模系统的设计。例如一个 32 位的加法器，利用图 形输入软件需要输人 500 至 1000 个门，而利用 VHDL 语言只需要书写一行 “A=B+C” 即可。而且 V

8、HDL 语言可读性强，易于修改和发现错误。早期的硬件 描述语言，如 ABEL、HDL、AHDL，由不同的 EDA 厂商开发，互不兼容，而 且不支持多层次设计，层次间翻译工作要由人工完成。为了克服以上不足，1985 年美国国防部正式推出了高速集成电路硬件描述语言 VHDL， 1987 年 IEEE 采纳 VHDL 为硬件描述语言标准(IEEE-STD-1076)。 VHDL 是一种全方位的硬件描述语言，包括系统行为级。寄存器传输级和逻 辑门多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此 VHDL 几乎覆盖了以往各种硬件俄语言的功能， 整个自顶向下或由下向上的电路 设计过程都可以

9、用 VHDL 来完成。 传统的硬件电路设计方法是采用自下而上的设计方法， 即根据系统对硬件的 要求，详细编制技术规格书，并画出系统控制流图；然后根据技术规格书和系统 控制流图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框 图；接着就进行各功能模块的细化和电路设计；各功能模块电路设计、调试完成 后，将各功能模块的硬件电路连接起来再进行系统的调试，最后完成整个系统的 硬件设计。采用传统方法设计数字系统，特别是当电路系统非常庞大时，设计者 必须具备较好的设计经验， 而且繁杂多样的原理图的阅读和修改也给设计者带来 诸多的不便。为了提高开发的效率，增加已有开发成果的可继承性以及缩短开发

10、周期，各 ASIC 研制和生产厂家相继开发了具有自己特色的电路硬件描述语言 (Hardware Description Language，简称 HDL)。但这些硬件描述语言差异很大，各 自只能在自己的特定设计环境中使用， 这给设计者之间的相互交流带来了极大的 困难。因此，开发一种强大的、标准化的硬件描述语言作为可相互交流的设计环 境已势在必行。于是，美国于 1981 年提出了一种新的、标准化的 HDL，称之为 VHSIC(Very High Speed Integrated Circuit) Hardware Description Language，简称 VHDL。这是一种用形式化方法来描述

11、数字电路和设计数字逻辑系统的语言。设 计者可以利用这种语言来描述自己的设计思想， 然后利用电子设计自动化工具进 行仿真，再自动综合到门电路，最后用 PLD 实现其功能。 3.2 VHDL 语言的特点 具有良好的可读性，即容易被计算机接受，也容易被读者理解。使用期长， 课程设计说明书课程设计说明书 4 不会因工艺变化而使描述过时。因为 VHDL 的硬件描述与工艺无关，当工艺改 变时，只需修改相应程序中的属性参数即可。 当电路系统采用 VHDL 语言设计其硬件时，与传统的电路设计方法相比较， 具有如下的特点： 第一层次是行为描述。所谓行为描述，实质上就是对整个系统的数学模型的 描述。一般来说，对系

12、统进行行为描述的目的是试图在系统设计的初始阶段，通 过对系统行为描述的仿真来发现设计中存在的问题。在行为描述阶段，并不真正 考虑其实际的操作和算法用何种方法来实现， 而是考虑系统的结构及其工作的过 程是否能到达系统设计的要求。 第二层次是 RTL 方式描述。这一层次称为寄存器传输描述(又称数据流描 述)。如前所述，用行为方式描述的系统结构的程序，其抽象程度高，是很难直 接映射到具体逻辑元件结构的。要想得到硬件的具体实现，必须将行为方式描述 的 VHDL 语言程序改写为 RTL 方式描述的 VHDL 语言程序。也就是说，系统采 用 RTL 方式描述，才能导出系统的逻辑表达式，才能进行逻辑综合。

13、第三层次是逻辑综合。即利用逻辑综合工具，将 RTL 方式描述的程序转换 成用基本逻辑元件表示的文件(门级网络表)。此时，如果需要，可将逻辑综合的 结果以逻辑原理图的方式输出。此后可对综合的结果在门电路级上进行仿真，并 检查其时序关系。 由自上而下的设计过程可知，从总体行为设计开始到最终的逻辑综合，每一 步都要进行仿真检查，这样有利于尽早发现设计中存在的问题，从而可以大大缩 短系统的设计周期。 由于目前众多制造 PLD 芯片的厂家， 其工具软件均支持 VHDL 语言的编程。 所以利用 VHDL 语言设计数字系统时，可以根据硬件电路的设计需要，自行利 用 PLD 设计自用的 ASIC 芯片，而无须

14、受通用元器件的限制。 课程设计说明书课程设计说明书 5 4 Quartus II 软件简介 4.1 软件介绍 Quartus II 是Altera公司的综合性PLD/FPGA开发软件， 支持原理图、 VHDL、 VerilogHDL 以及 AHDL(Altera Hardware Description Language)等多种设计输入形 式， 内嵌自有的综合器以及仿真器， 可以完成从设计输入到硬件配置的完整 PLD 设计流程。Quartus II 提供了完全集成且与电路结构无关的开发包环境，具有 数字逻辑设计的全部特性， 包括： 可利用原理图、 结构框图、 VerilogHDL、 AHDL

15、和 VHDL 完成电路描述，并将其保存为设计实体文件，芯片(电路)平面布局连线 编辑。LogicLock 增量设计方法，用户可建立并优化系统，然后添加对原始系 统的性能影响较小或无影响的后续模块，功能强大的逻辑综合工具，完备的电路 功能仿真与时序逻辑仿真工具，定时/时序分析与关键路径延时分析，可使用 SignalTap II 逻辑分析工具进行嵌入式的逻辑分析，支持软件源文件的添加和创 建，并将它们链接起来生成编程文件，使用组合编译方式可一次完成整体设计流 程，自动定位编译错误，高效的期间编程与验证工具，可读入标准的 EDIF 网表 文件、 VHDL网表文件和Verilog网表文件， 能生成第三

16、方EDA软件使用的VHDL 网表文件和 Verilog 网表文件。 4.2 Quartus II 数字系统开发流程 用 Quartus II 软件进行数字系统开发，包括以下步骤。(1)设计输入：包括 原理图输入、 HDL 文本输入、EDIF 网表输入、波形输入等几种方式。(2)编译： 先根据设计要求设定编译方式和编译策略，如器件的选择、逻辑综合方式的选择 等； 然后根据设定的参数和策略对设计项目进行网表提取、 逻辑综合、 器件适配， 并产生报告文件、延时信息文件及编程文件，供分析、仿真和编程使用。(3) 仿真与定时分析：仿真和定时分析均属于设计校验，其作用是测试设计的逻辑功 能和延时特性。仿真包括功能仿真和时序仿真。定时分析器可通过三种不同的分 析模式分别对传播延时、时序逻辑性能和建立/保持时间进行分析。(4)编程与 验证：用得到的编程文件通过编程电缆配置 PLD，加入实际激励，进行在线测 试。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或 调整电路后重新测试。 课程设计说明书课程设计说明书 6 5 设计原理 5.1 设计思路 本设计的总设计应用了原理图的方式