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1、1,第五章 处理器硬件特性（总线时序和系统总线）,5.1 处理器总线 5.1.1 Intel 8086的引脚功能,2,8088的两种模式 最小模式：系统中只有一片8088,其存储容量不大,所要连的I/O端口也不多,总线控制逻辑电路被减到最小。 最大模式：构成的系统较大,可能包含不只一片微处理器,或要求有较强的驱动能力,带有一个总线控制器8288。,5.1.1 Intel 8086的引脚功能,3,8088的引脚和功能,4,8086的引脚和功能,8086,8088,5,8086对应最小模式: IO/M 本信号为高，表示CPU与存储器进行数据交换 IO/M为低，表示CPU与I/O进行数据交换DMA传
2、 送时，IO/M置为高阻WR 低有效，表示处在存储器写或I/O写INTA 中断响应信号，低电平有效ALE 地址锁存允许信号，高电平有效,有效时将地址信号锁存到地址锁存器中,6,7,HOLD为总线保持请求信号HLDA为总线保持响应信号DT/R为数据发送/接收信号,为增加数据总线的驱动能力,采用数据总线收发器(8286/8287)DEN为数据允许信号,8,8086对应最大模式: S2 S1 S0 总线周期状态信号其编码如下S2 S1 S0 性能0 0 0 中断响应0 0 1 读I/O0 1 0 写I/O0 1 1 暂停1 0 0 取指1 0 1 读存1 1 0 写存1 1 1 无源,9,10, R
3、Q/GT0 总线请求/总线请求允许 RQ/GT1 总线请求/总线请求允许每一脚为双向,其中RQ/GT0的优先权高于RQ/GT1 LOCK总线封锁信号,当其有效时,别的总线主 设备不能占用总线 QS1,QS0指令队列状态信号,意义如下: QS1 QS0 0 0 无操作 0 1 从指令队列中第一字节中取走代码 1 0 队列空1 1 除第一个字节外,还取走了后续字节中的代码.,11,其它引脚： GND、VCC 地和电源 AD15 AD0 地址/数据复用线，双向 A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线，输出 S6始终为低. S5是中断允许标志状态位,为1允许中断. S4
4、和S3指定那一个段寄存器正在被使用.S4 S3 含义0 0 当前正在使用ES0 1 当前正在使用SS1 0 当前正在使用CS或未用1 1 当前正在使用DS,12, NMI 非屏蔽中断请求信号,边缘触发信号,不能由软件加以屏蔽。 INTR 可屏蔽中断请求信号,高电平有效,为电平触发信号。 RESET 复位信号,当其有效CPU结束当前操作,对DS,SS,ES,IP及标志寄存器清零,将CS置为FFFFH。于是CPU从FFFF0H开始执行程序,FFFF0H处放有一条JMP指令,转到系统程序入口处,进行初始化,引导到监控程序。,13,RD 读信号,低有效,表示正在进行存储器或I/O读. TEST 测试信
5、号(输入),本信号与WAIT指令结合起来使用,执行WAIT指令时,CPU等待,若TEST有效,结束等待,执行下面指令. READY 准备就绪信号,一般由存储器或I/O端口送来,当其有效,可进行数据传送,一般在T3开始时去采样它,若为低,需插入等待状态Tw。,14,CLK 时钟输入 MN/MX 最小最大模式输入信号 BHE/S7 高8位数据总线允许/状态复用引脚，输出BHE与A0组合对应的操作,15,5. 3 Intel 8086的操作和时序,指令周期、总线周期和T状态指令周期执行一条指令所需的时间。不同指令的指令周期是不同的。例:最短指令: 寄寄, 只需要2个时钟周期.最长指令: 16位乘、除
6、,约需200个时钟周期.,16,有些指令周期可划分为一个个总线周期。总线周期每当CPU与存储器或I/O端口交换一个字节的数据称之为一个总线周期。每个总线周期通常包含4个T状态,一个T状态就是一个时钟周期,是CPU处理动作的最小单位。,17,时钟频率 一个T状态时间5M 200ns(0.2s)50M 20ns(0.02s)100M 10ns(0.01s)200M 5ns(0.005s)基本的总线周期有： 存储器的读周期或写周期 I/O端口的读周期或写周期 中断响应周期 另外还有： 复位操作和启动操作（时序） 总线保持请求与保持响应时序,18,学习时序的目的,了解时序配合 了解指令的执行过程 实时
7、控制的要求 例：ADD MASKBX+DI,AX执行本指令需要几个总线周期？需要 多少时钟周期？ADD 寄存器到内存,访问内存次数：2，所需的时钟周期数为：16(24)+EA，EA为12个时钟周期.对8088而言,执行本指令需要36个时钟周期.,19,最小模式下的8086时序,8086的读周期时序,20,T1 后IO/M变高表存储器读,变低表I/O读 给出地址,若存储器给出20位地址,若为I/O端口,给出低16位地址(高4位为低) ALE变为有效,将复用线上的地址锁存起来 DT/R变低,表示CPU读,21, T2状态下 A19/S6A16/S3 引脚输出状态信号S6S3 AD15AD0转为高阻
8、 RD变低,允许读出 DEN变低,允许数据传送 经过译码找到指定的存储单元或I/O端口,经过一段延迟,指定单元内容出现在AD15AD0上。,22,CPU在T4下降沿采样数据线,获取数据若到时数据出不来,可用一个产生READY信号的电路,使在T3和T4之间产生一个或几个Tw来解决时序配合,23,8086的写周期时序,24,亦由4个T状态组成,与读周期时序类似不同点为: 当A7A0被锁存后,在T2状态CPU要把写入的数据放至AD15AD0上 因要写入在T2用WR来代替RD DT/R应为高电平,表示发送同样当与CPU速度不配时,亦可插入Tw,25,8086的复位操作,通过RESET引脚信号执行，至少
9、维持4个时钟周期高电平，初次加电不少于50s。 复位后各寄存器值,26,复位时序,27,总线保持请求与保持响应,HOLD(Hold request):总线请求，输出，高电平有效。 HLDA(Hold Acknowledge):总线请求响应，输出，高电平有效。,28,CPU在每个时钟周期的上升沿采样HOLD，如果允许让出总线，就在当前总线周期完成时(T4状态)，从HLDA引脚发出一个回答信号，对HOLD请求发出响应。同时，CPU使地址/数据总线和有关控制信号线进入高阻状态(第三态)放弃总线控制权。 另一方面，总线请求部件(如DMAC)收到有效HLDA信号后，就获得了总线控制权。在此期间，HOLD
10、和HLDA都保持高电平，在总线占有部件(当前总线主)用完总线之后，将把HOLD信号变为低电平，表示现在放弃对总线的占用。 CPU收到低电平的HOLD之后，它将HLDA变为低电平。从此，CPU又获得了总线控制权。,29,中断操作和中断系统,1.什么叫中断?与子程序不同点中断是指CPU暂时中止它正在执行的主程序，转去执行请求中断的那个外设的中断服务程序，处理完毕后，又返回主程序的过程。子程序的调用是固定的，而中断是随机的。 2. 中断系统为实现上述中断功能而设置的各种硬件和软件，统称为中断系统。 3.中断向量中断子程序的入口地址 4.中断向量表所有中断向量排列起来，在03FFH形成一张表，称为中断
11、向量表，每个中断向量占用4个字节,30,IBM PC的中断向量表,地址,内容,类型0(IP),类型1(IP),类型2(IP),类型3(IP),类型4(IP),类型5(IP),类型0(CS),类型1(CS),类型2(CS),类型3(CS),类型4(CS),类型5(CS),类型N(CS),类型N(IP),0000H,0004H,0008H,000CH,0010H,0014H,4*N,类型0的中断向量,类型1的中断向量,类型2的中断向量,类型3的中断向量,类型4的中断向量,类型N的中断向量,(除法错),(单步),(非屏蔽中断),(断点),(溢出中断INTO),03FFH,31,中断分类,8086/8
12、088有两类中断: 硬件中断由外设的请求引起,又叫外中断 软件中断由执行指令所引起,又叫内中断外中断8088有两条外部中断请求线NMI(非屏蔽中断)和INTR(可屏蔽中断)。,32,内中断因是软中断,属于执行指令引起的中断,通常分为三类: 中断指令INT引起的中断CPU执行完一条INT n指令后,会立即产生中断,并且调用系统中相应的中断处理程序来完成中断功能,中断指令的操作数n指出中断类型。,33,例：INT 12H完成对存储器容量的测试。返回时,AX中的数据即为存储器容量(以KB为单位) 处理运算过程中某些错误的中断执行程序时,为及时处理运算中某些错误,CPU以中断方式中止正在运行的程序,提
13、醒程序员改错。 除法错中断。中断类型号为0,例 DOS功能调用INT 21H,具有很强的功能。,34,超过了有关寄存器所能表达的范围,则立即产生除法错中断。 溢出中断INTO。中断类型号为4运算过程中当溢出标志OF=1,执行INTO指令,则产生溢出中断,打印出一个错误信息,结束时不返回，而把控制权交给操作系统。若OF=0,则INTO不产生中断,CPU执行下一条指令。 例： ADD AX,BXINTO ；测试加法的溢出,执行除法指令时,若发现除数为零或商,35,单步中断当TF=1,每条指令执行后,CPU会自动产生一个类型1的中断(单步中断)使用单步中断可一条一条指令地跟踪程序流程,观察各个寄存器
14、及存储单元变化,帮助分析错误原因。,为调试程序而设置的中断,36,断点中断。中断类型号为3断点可设置在程序的任何地方,它相当把一条INT 3 指令插入程序中。CPU每执行到断点处,INT 3 指令便产生一个中断。对这些中断规定的优先权从高到低次序为：,内中断(指除法错,INTO,INT指令) 非屏蔽中断 可屏蔽中断 单步中断,37,8086/8088的中断源,图中外设与8259A的连法是IBM PC/XT的连法,正常优先权次序为,IR0最高,IR7最低。,38,中断操作步骤,F84DH,F000H,INT 11H MOV AL,30H,中断向量地址 =11H*4=0044H,中断向量表,类型10H 中断向量,类型12H 中断向量,中断处理程序,0:0040H,0:0043H,0:0044H,0:0045H,0:0046H,0:0047H,4DH,F8H,00H,F0H,IP,CS,F000:F84DH,STI PUSH DSIRET,IP、CS、PSW出栈 返回断点，继续执行,39,出现在INTR上的请求信号是电平触发的,在CPU未响应前,此信号应保持有效。当外设的中断请求未被屏蔽,且IF=1,则CPU在当前指令周期的最后一个T状态去采样INTR线,若有效,CPU予以响应,时序如下：,40,本小节结束,
