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1、西南石油大学西南石油大学 “通信工程通信工程 xxxxxxxx 级专业综合实践级专业综合实践” 报报 告告报告题目报告题目 ： 数字通信系统的仿真与实现基于单片机的位同步信号的提取学学 院院 ： 电气信息学院作作 者者 ： 联系方式联系方式 ： 辅导老师辅导老师 ： 完成日期完成日期 20162016 年年 1 1 月月 1010 日日 目目 录录摘要11、设计题目22、设计要求23、设计原理23.1 硬件设计原理33.2 软件设计原理33.3 性能指及算法 54、主要芯片74.1 AT89C51 简介74.1.1 AT89C51 单片机硬件结构74.1.2 AT89C51 芯片引脚及功能74
2、.2 uA741 芯片简介84.3 LM393 芯片简介94.4 74HC14D 芯片简介95、软硬件实际设计105.1 硬件电路及仿真105.1.1 过零检测及比较电路 105.1.2 延时电路 115.2 软件编程及仿真116、总结13参考文献13实践结果16摘要摘要同步是通信系统中一个重要的实际问题。在通信系统中，同步功能会降低情况下通信系统的功能降低，甚至使通信系统不能正常工作。因此，同步是信息可以传送校正的前提。本文提出了一种基于单片机的位同步信号提取技术。关键词关键词: : 位同步 数字鉴相器 通信系统 数控振荡器 AbstractSynchronization is a very
3、 important practical problem in the communication system. In the communication system, reducing synchronous function would case communication system function to lower, even making the communication system cant work normally. Therefore ,synchronous is the precondition that the information can be tran
4、sferred corrected. This paper discusses an extraction technology of bit synchronization signal based on single-chip.Key words: bit synchronization; digital phase lock; communication system; single-chip1、设计题目设计题目：数字通信系统的仿真与实现（基于单片机的位：数字通信系统的仿真与实现（基于单片机的位同同 步信号提取）步信号提取）通信系统都包括一个发射器（TX）、一个接收器（RX）和传输介质。
5、TX 和RX 使兼容于传输介质的信息信号得以传输，其中可能涉及到调制。一些系统 采用某种形式的编码来提高可靠性。将本文中讨论的信息视为不归零（NRZ）二进制数据。而传输介质可能是诸如非屏蔽双绞线（UTP）或同轴电缆那样的铜电缆，光缆，或者是用于无线通信的无障空间。在所有情况下，信号都将被介质极大地削弱并叠加上噪声。噪声（而非衰减）通常决定着一种通讯介质是否可靠。2、设计设计要求要求在数字通信系统中，发送端按照确定的时间顺序，逐个传输数码脉冲序列中的每个码元。而在接收端必须有准确的抽样判决时刻才能正确判决所发送的码元，因此，接收端必须提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的复频
6、率必须与发送的数码脉冲序列一致，同时在最佳判决时刻（或称为最佳相位时刻）对接收码元进行抽样判决。可以把在接收端产生这样的定时脉冲序列称为码元同步，或称为位同步。实现位同步的方法和载波同步类似，有直接法和插入导频法两种，本设计要求基于单片机实现对数字通信系统中位同步的提取，通过查找资料，确定一种实现方法，并完成相应的软硬件设计。此次试验采用直接法中的锁相环实现。3、设计原理、设计原理数字通信系统接收端位同步提取通常采用如图 3-1 所示的数字锁相环DPLL(Digital Phase Locked Loop)。图 3-1 位同步提取数字锁相环DPLL 包括 3 个部件：(1)数字鉴相器 DPD(
7、Digital Phase Ditector)比较接收码元与本地 DCO 输出的位同步时钟相位，输出反映相位差的数字信号。(2)数字环路滤波器 DLF(Digital Loop Filter)对 DPD 输出相位误差数字信号滤波，去掉随机噪声的影响，输出较准确的相位误差数字信号。(3)数控振荡器 DCO(Digital Controlled Oscillator)是数字电路构成的振荡器，输出与接收码元相同速率的位同步时钟脉冲 CLK，其相位受相位误差数字信号控制可提前或推迟，最后与接收码元相位锁定。3.1 硬件设计原理硬件设计原理DPD 及 DCO 是构成数字锁相环必不可少的部件，DLF 可视
8、需要而加入。3 个部件各由多种形式的电路组成不同的数字锁相环。最典型的数字锁相环为超前-滞后型数字锁相环，又称为微分整流型数字锁相环，在码速率不高时可由图 3-2 所示单片机系统实现。图中，边缘检测又称为过零检测，它将输入数据信号 DK1 放大整形后，再将其跳变沿(整形前的过零点)变换为窄脉冲 ZCD，送至单片机的外部中断输入端INT1。边缘检测中的延时电路可用几级门实现。微分整流电路与边缘检测电路具有相同功能。图 3-2 单片机实现位同步提取数字锁相环3.2 软件设计原理软件设计原理该数字锁相环未用 DLF。单片机内 T0 定时器及其中断服务程序实现 DCO 功能。在 DK1 无跳变沿(无
9、ZCD 负脉冲)时，单片机不进入 INT1 中断服务程序，T0 定时为输入码周期 Tb。在 DK1 有跳变沿时，进入 INT1 中断服务程序，首先读取 T0 当前值与预期值(Tb/2 时常数)，通过比较确定 DCO 相位与 DK1 数据跳变沿相位关系是超前或滞后，据此调整 DCO 相位。若 DCO 相位超前，则设置 T0 下周定时为Tb+，使 DCO 相位推迟;若 DCO 相位滞后，则设置 T0 下周定时为 Tb-，使DCO 相位提前，最后实现 DCO 相位与 DK1 数据相位锁定。总之，INT1 中断服务程序实现 DPD 及 DCO 控制功能，T0 定时器及其中断服务程序实现 DCO 功能。
10、INT1、T0 中断服务程序框图如图 3-3 所示，主程序完成 2 个中断源初化及其他初始化后就踏步。以上各对应的波形图如图 3-4 所示。 图 3-3 INTl 中断服务程序和 T0 中断服务程序位同步提取数字锁相环由 CPU2 实现，其 P1.4 输入的控制信号 MSKC 来自CPU1,由工作方式决定：在 FSK/MSK 工作方式时，MSKC=1;在 GMSK/GFSK 工作方式时，MSKC=03-4 对应波形3.3 性能指标及算法性能指标及算法对接收的随机数字信号，可近似认为两相邻码元中出现 00、01、10、11 的概率相等，其中有数据跳变的占一半。而对无 DLF 的数字锁相环而言，每
11、发生数据跳变可调整相位一次，因此平均每 2Tb s 可调整相位一次，故同步建立时间为：有 DLF 的数字锁相环，调整相位的速率要比无 DLF 的低，故同步带比式(5)小。由式(1)、式(2)、式(5)可知，3 个性能指标都取决于 DCO 周期调整步距： 愈大，同步带愈大，同步建立时间愈短，但相位误差却增大了。所以 应折中选取，在保证锁相环路能锁定(同步)的前提下， 尽可能取小些，以减小相位误差。本设计采用单片机芯片实现数字电路相关器件，简化了相关器件复杂的逻辑电路设计，降低了系统的功耗和成本，提高了系统的可靠性。实现位同步的方法很多，本文讨论的是采用数字锁相环技术来提取位同步信号。在位同步提取
12、中，如何缩小同步建立时间、降低位误差及增大同步保持时间是好的位同步设计的努力方向。4、主要、主要芯片芯片4.1 AT89C51 简介简介4.1.1 AT89C51 单片机硬件结构单片机硬件结构AT89C51 单片机的内部基本结构，如图 4-1 所示。 图 4-1 AT89C51 单片机硬件基本结构4.1.2 AT89C51 芯片引脚及功能芯片引脚及功能AT89C51 是一种带 2K 字节闪存可编程可擦除只读存储器的单片机。单片机的可擦除只读存储器可以反复擦除 1000 次。该器件采用 ATMEL 高密度非易失存储器制造技术制造，与工业标准的 MCS-51 指令集和输出管脚相兼容。由于将多功能
13、8位 CPU 和闪烁存储器组合在单个芯片中，ATMEL 的 AT89C51 是一种高效微控制器，AT89C2051 是它的一种精简版本。AT89C51 单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。外形及引脚排列如图 4-2 所示。图 4-2 AT89C51 引脚图各引脚功能: 1 主电源引脚VCC：供电电压。GND：接地。2 并行 I端口引脚 P0 口：P0 口为一个 8 位漏级开路双向 I/O 口，每脚可吸收 8TTL 门电流 P1 口：P1 口是一个内部提供上拉电阻的 8 位双向 I/O 口P2 口：P2 口为一个内部上拉电阻的 8 位双向 I/O 口P3 口：P3 口管脚是 8 个带内部上拉电阻的双向 I/O 口P3 口也可作为 AT89C51 的一些特殊功能口，如下所示：P3.0 RXD（串行输入口）P3.1 TXD（串行输出口）P3.2 /INT0（外部中断 0）P3.3 /INT1（外部中断 1）P3.4 T0（计时器 0 外部输入）P3.5 T1（计时器 1 外部输入）P3.6 /WR（外部数据存储器写选通）P3.7 /RD（外部数据存储器读选通）P3 口同时为闪烁编程和编程校验接收一些控制信号。3控制信号引脚RST：复位输入ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁存地
