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1、第7章 物理设计 基于ICC的数字IC后端设计,概述,物理设计是把电路信息转换成foundry厂可用于掩膜的版图信息的过程，它包括数据准备、布局、时钟树综合、布线及DRC、LVS等步骤。 常用的布局布线工具有Synopsys公司的IC Compiler、Astro。 IC Compiler是一个单独的、具备收敛性的、芯片级物理实现工具，集扁平化及层次化设计规划、布局和优化、时钟树综合、布线、可制造性及低功耗众多功能于一体，使设计人员能够如期完成当前的高性能、高度复杂的设计实现。,High-Level IC Compiler Flow,Lab 0: IC Compiler GUI - MainW
2、indow,Lab 0: IC Compiler GUI - LayoutWindow,Unit1,Data Setup,布局布线的准备工作，读入网表，跟Foundry提供的STD Cell、Pad库以及Macro库进行映射。,Data Setup,后端设计数据准备 设计网表 gate-level netlist 设计约束文件 SDC file 物理库文件 sc.lef/io.lef/macro.lef 时序库文件 sc.lib/io.lib/macro.lib I/O文件 I/O constraints file（.tdf） 工艺文件 technology file（.tf） RC模型文件
3、TLU+,Data Setup,Logical Libraries Provide timing and functionality information for all standard cells (and, or, flipflop, ) Provide timing information for hard macros (IP, ROM, RAM, ) Define drive/load design rules:Max fanoutMax transitionMax/Min capacitance Are usually the same ones used by Design
4、Compiler during synthesis Are specified with variables:target_librarylink_library,Data Setup,逻辑单元库：一个完整的单元库由不同的功能电路所组成，种类和数量很多，根据其应用可分为三类： 标准单元（standard cells） 组合逻辑 时序逻辑 模块宏单元（macro block） ROM RAM 专用模块（如ASSP、DSP等） Black box商业IP（如ARM、标准单元等） 模拟模块（如PLL、振荡器等） 输入输出单元（I/O pad cell） 输入 输出 三态 双向,Data Setup,
5、Physical Reference Libraries,Data Setup,物理单元库：和逻辑单元库分类相同，但也包括一些特殊单元，在后端物理实现中的作用有别于其它逻辑电路 填充单元（filler/spacer） I/O spacer用于填充I/O单元之间的空隙以形成power ring 标准单元filler cell与逻辑无关，用于把扩散层连接起来满足DRC规则和设计需求，并形成power rails 电压钳位单元（tie-high/tie-low） 二极管单元（diode），对违反天线规则的栅输入端加入反偏二极管，避免天线效应将栅氧击穿 时钟缓冲单元（clock buffer/cloc
6、k inverter）：为最小化时钟偏斜（skew），插入时钟缓冲单元来减小负载和平衡延时 延时缓冲单元（delay buffer）：用于调节时序 阱连接单元（well-tap cell）：主要用于限制电源或地与衬底之间的电阻大小，减小latch-up效应 电压转换单元（level-shifter）：多用于低功耗设计,Data Setup,库文件 时序库：描述单元库中各个单元时序信息的文件。（.lib库） 单元延时 互连线延时 物理库：是对版图的抽象描述，她使自动布局布线成为可能且提高了工具效率（.lef库），包含两部分 技术LEF：定义布局布线的设计规则和foundry的工艺信息 单元LEF
7、：定义sc、macro、I/O和各种特殊单元的物理信息，如对称性、面积大小、布线层、不可布线区域、天线效应参数等。,Data Setup,Milkyway Structure of Physical Libraries,1. Specify the Logical Libraries,IC Compiler Initialization Files,Create a “Container”: The Design Library,3a. Read the Netlist and Create a Design CEL,What Does unlqulfy Do?,3b. Shortcut: I
8、mport the Netlist,Data Setup,The Technology File (.tf file)：The technology file is unique to each technology； Contains metal layer technology parameters:Number and name designations for each layer/viaPhysical and electrical characteristics of each layer/viaDesign rules for each layer/Via (Minimum wi
9、re widths and wire-to-wire spacing, etc.)Units and precision for electrical unitsColors and patterns of layers for display,4. Specify TLU+ Parasitic RC Model Files,TLU+ is a binary table format that stores the RC coefficients,Timing is Based on Cell and Net Delays,Timing is Based on Cell and Net Del
10、ays,Mapping file,5a. Check the Libraries,5b. Verify Logical Libraries Are Loaded,Note: The list_libs command can only be executed after a netlist has been read in.,6. Define Logical Power/Ground Connections,7. Apply and Check Timing Constraints,8. Ensure Proper Modeling of Clock Tree,9. Apply Timing
11、 and Optimization Controls,10. Perform a Timing Sanity Check,11. Remove Unwanted “Ideal Net/Networks”,12. Save the Design,UNIX Manipulation of a Milkyway Database,Instead, use the commands rename_mw_cel, copy_mw_cel, remove_mw_cel. They are Milkyway-aware, UNIX is not.,Loading an Existing Cell After
12、 Exiting ICC,General IC Compiler Flow,Design Planning,Load an Existing Floorplan,Placement and Related Optimizations,Clock Tree Synthesis,Routing,Chip Finishing,Analyzing the Results (1/2),Analyzing the Results (2/2),Example “run” Script,Unit2,Design Planning,芯片设计的物理实施通常被简称为布局布线（P&R，Place-and-Route）
13、，而P&R之前的大量工作，包括Data Setup、Floor-plan、power-plan亦非常关键。,布图规划的主要内容包括芯片大小（die size）的规划、I/O规划、大量硬核或模块（hard core、block）的规划等，是对芯片内部结构的完整规划和设计。,布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（timing and routability）。,Create a floorplan that is likely to be routable and achieve timing closure,ICC Terminology,Design planning is t
14、he iterative process of creating a floorplan。,A chip-level floorplan entails defining: Core size, shape and placement rows Periphery: IO, power, corner and filler pad cell locations Macro cell placement Power grid (rings, straps, rails),A physical design, or layout, is the result of a synthesized ne
15、tlist that has been placed and routed,Create Physical-only Pad Cells,Physical-only pad cells (VDD/GND, corner cells) are not part of the synthesized netlistMust be created prior to specifying the pad cell locations,open_mw_cel DESIGN_data_setup create_cell vss_l vss_r vss_t vss_b pv0i create_cell vd
16、d_l vdd_r vdd_t vdd_b pvdi create_cell CornerLL CornerLR CornerTR CornerTL pfrelr,Specify Pad Cell Locations,Initialize the Floorplan,Core Area Parameters,Floorplan After Initialization,Insert Pad Filler Cells,insert_pad_filler cell “fill5000 fill2000 fill1000 . “,Create P/G Pad Rings,Ignore Extra Routing Layers,Constraining Macros：Manually,Congestion Potential Around Macro Cells,Macro Constraints: Anchor Bound Option,Macro Constraints: Side Channel Option,
