《电子系统与课程设计》部分习题解答

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1、电子系统与课程设计-部分习题解答 电子系统与课程设计部分习题解答电子系统与课程设计部分习题解答 1、画出图 1(a)、(b)所示详细流程图的 MDS 图。 解：图 1(a)的 MDS 图如图 1(1)所示，其中，S0A，S1B，S2C，S3D，S4E，S5F。 图 1(1) 启动 A S T A R T B C D L S B S E T R E G M E S H I F T E D F N O Y E S N O N O Y E S Y E S 图 1(a) 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 1 电子系统与课程设计-部分习题解答 图 1(b)的 MDS 图如图 1

2、(2)所示， 其中， S0WAIT， S1AVAIL， S2“CLR RDY“， S3“GATE CLK“， S4“SET RDY“，S5DTRU。 图 1(b) 图 1(2) 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 2 电子系统与课程设计-部分习题解答 2、设计图 2 所示 MDS 图对应的控制器（用 D 触发器和数据选择器、译码器等） 。 解：采用 3 个 D 触发器，采用二进制编码(Q2Q1Q0)，状态转换表如表 1 所示： 表 1 状态转换表 输入（XZ） 00 01 11 10 控制信号 S0 000 001 000 000 001 A S1 001 010 01

3、1 011 010 B S2 010 010 010 000 000 CO S3 011 100 100 100 100 D S4 100 000 000 100 100 次态 现态 画出激励函数的卡诺图，如图 2(1)所示： Q1Q0 Q2 00 01 11 10 0 0 0 1 0 1 X Q1Q0 Q2 00 01 11 10 0 0 1 0 X 1 0 Q1Q0 Q2 00 01 11 10 0 Z Z 0 0 1 0 输出函数表达式为：A=S0，B=S1，CO=S2，D=S3。 000 S 0 001 S 1 010 S 2 011 S 3 100 S 4 Z Z Z Z X X X

4、 X A B CO D 图 2 D2 D1 D0 图 2(1) 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 3 电子系统与课程设计-部分习题解答 利用 D 触发器、数据选择器和译码器，设计得出控制器的电原理图如图 2(2)所示。 图 2(2) 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 4 电子系统与课程设计-部分习题解答 3、设计图 3 所示 MDS 图对应的控制器（以计数器为核心） 。 110 S 6 000 S 0 001 S 1 010 S 2 011 S 3 100 S 4 101 S 5 X X X X X YY X XSZ 0 = INC SE W

5、 FOT 图 3 解：选用计数器 74LS161 作为核心器件。由 MDS 图可得 74LS161 的操作表如表 2 所示。 表 2 74LS161 操作表 Q1Q0 Q2 00 01 11 10 0 X计数 X 置数 X 计数 X保持 X计数 X 置数 计数 1 计数 置数 置数 74LS161 的置数表如表 3 所示。 表 3 74LS161 置数表 现态 条件 D2 D1 D0 S0 000 X 1 0 1 S3 011 X 1 1 0 S5 101 Y 0 1 1 S5 101 Y 0 0 0 S6 110 / 0 0 0 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 5

6、 电子系统与课程设计-部分习题解答 所以，置数信号： 6530 SSSXSX+=LOAD， 置数数据输入端信号：D2=S0+S3，D1=S3+S5Y，D0=S0+S5Y。 另外，计数使能信号 11 SXSX+=ENP，ENT=1；清零信号1CLR =。 由 MDS 图可得输出控制信号为： Z=S0.X，INC=S1，SE=S2，W=S3，FOT=S5。 由此可得控制器的电原理图如图 3(1)所示。 图 3(1) 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 6 电子系统与课程设计-部分习题解答 4、根据重新设计过的二进制除法器的 ASM 图（见图 4） ，列出所有的控制器输出信号

7、（只需列出相对 于教材 P.23 表 2-2 有改动的部分） ，并以 74LS161 为核心设计控制器（要求不用 MUX） 。 图 4 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 7 电子系统与课程设计-部分习题解答 解：控制信号中，S0S4时均同表 2-2（教材 P.23） ，而 S5时改为：Y=CI=0（等于 D0亦可） ；M1Q=1， M0Q=0；M1A2=M0A2= 0 D；而 A1和 B 的操作选择信号为“同上” ，仍均为 0；S6时同表 2-2 中的 S5时的 控制信号情况；S7同表中 S8；S8同表中 S9。 状态编码从 0000 到 1000，得到 74LS16

8、1 的操作表： Q1Q0 Q3Q2 00 01 11 10 00 *S=1计数 S=0 保持 计数 计数 计数 01 计数 计数 计数 CNT=2N计数 2NCNT =置数(3) 11 10 计数 清零 *S=START 按照 74LS161 的操作表，可得到其功能控制端LOAD和 ENP 的卡诺图： Q1Q0 Q3Q2 00 01 11 10 00 1 1 1 1 01 1 1 1 CNT=2N 11 10 1 LOAD Q1Q0 Q3Q2 00 01 11 10 00 S 1 1 1 01 1 1 1 1 11 10 1 ENP 所以可以得到它们的函数表达式： 66 S)N2CNT(SN2

9、CNTLOAD+=， 00 SSTARTSSTARTENP+=； 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 8 电子系统与课程设计-部分习题解答 同时可以得到 74LS161 的置数表： 置数 现态 条件 D3 D2 D1 D0 S6 2NCNT = 0 0 1 1 其中写为 Di(i=0,1,2,3)是为了避免跟 D0信号相混淆。这个置数表因为只涉及到一个状态，所以可以简 单实现控制器的置数部分，即置数输入端固定接成 0011。 部分控制器电原理图如图 4(1)所示，其中清零信号 039 QQSR=。其余部分的控制器电原理图 同教材 P.37 图 2-40。 0 S CTR

10、 L D3 D2 D1 D0 Q3 Q2 Q1 Q0 74LS161 CP 控制 ENT START 1 ENP R outputs: Y(8) type bit-vector; local objects: A(8), B(8) type bit-vector; Cout type boolean; init: A0 / B0 / Y0 / 0; /*初始化*/ 0: AX; /*置入加数;无条件转移到下一句语句 1*/ 1: if A(7) then 0; /*检验A是否为正数:不是正数则返回语句0,是正数则自然转移到下一句语句2;A(7) 是 A 的符号位,其为 0 则 A 为正数,其为

11、 1 则 A 为负数*/ 2: if Cout then (B0 / YB / 0); /*如产生进位(即 Cout=1),则 B 清零,输出进位前的运算结果给 Y, 并返回语句 0;否则自然转移到下一句语句 3*/ 3: BADD(A,B) / 0; /*将 A 与 B 的和置入 B,并返回语句 0*/ end CADD 注意： 因为 A、 B、 D 的置数使能和清零都是同步的， 所以在 RTL 语句中使用了时钟赋值符号 “” ， 表示是在时钟 CP 的有效边沿处才进行的操作；而加法器 ADD 是组合电路，跟时钟 CP 无关，相当于 ADD(A,B):=A+B（因为 ADD 是组合电路，都是

12、立即加的，所以实际上可以把这个加法写在任何一句 RTL 语句里，在这里写在语句 3 中比较自然） ；另外注意寄存器名常用输出变量表示，所以 A 的输出 变量就是 A， B 的输出变量就是 B， D 的输出变量因为有全局的输出变量 Y 所以就不用再写成是 D 了。 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 17 电子系统与课程设计-部分习题解答 注意设计规则：控制和数据子系统中的注意设计规则：控制和数据子系统中的 CP 是同一个，一般为稳定和可靠起见，在控制子系统中 利用 是同一个，一般为稳定和可靠起见，在控制子系统中 利用 CP 的上升沿来触发状态转换，而等状态和控制信号均稳

13、定后（如的上升沿来触发状态转换，而等状态和控制信号均稳定后（如 LDA=1 等信号已稳定） ，再在 数据子系统中利用 等信号已稳定） ，再在 数据子系统中利用 CP 的下降沿（的下降沿（CP 经反门）去触发相应的寄存器经反门）去触发相应的寄存器 A、B、D 执行置数、清零操作。执行置数、清零操作。 画出相应的控制器 MDS 图如图 7(1)所示： CoutSCLRB 2 = CoutSLDD 2 = LDA LDB 图7(1) 浙江大学信息学院信电系 浙江大学工程电子设计基地 2004 18 电子系统与课程设计-部分习题解答 8、请填写教材 P.8182 堆栈处理器的控制存储器 CS 中的所有

14、微指令内容（共 21 个字，22 位/字） 。 解：设 C6(LOAD(A)、C8(LOAD(B)、C11(LOAD(D0)、C13(SET(FA)、C14(CLEAR(FA)、C15(SET(FB)、 C16(CLEAR(FB)、C17(LOAD(ROP)、C18(CLEAR(ROP)、SET(READY)这些置数使能和清零端信号都 是低电平有效，其余控制信号均为高电平有效。 注意：在这里设计的是微程序控制器里面的微程序存储器（即控制存储器 CS） ，其主要内容就是 在系统的每个状态时，数据子系统的操作所需要的每一个控制信号。第三段 CF 填的就是 C0-C18共 19 个控制信号，这些控制

15、信号去指挥数据子系统执行相应的操作。而至于具体执行什么样的操作，这里 设计控制器时是管不了的，因为它是由数据子系统的电路结构所决定了的，而前面数据子系统的电路 图已经设计好了，所以这些操作也已经就确定好了。前面两段分别是 TF 定时段和 ACF 地址控制段。 我们说，RTL 语言描述的是数据子系统的操作过程（其中已经暗含了所需的控制信号的值） ；RTL 语言同时描述了控制器各个状态转换的顺序。我们就是按照 RTL 语句来写控制存储器的内容的，一条 RTL 语句就对应了一个状态，就对应了一条微指令（即 CS 中的一个字） 。所有微指令如表 8 所示。 表 8 堆栈处理器的控制存储器中的微指令表 ROM 地址 TF ACF C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15 C16 C17C18 00000 1 10 0 0 0 0 0 0 1 1 1 1 1 1 1 0 1 00001 1 10 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 00010 1 01 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 00011 0 01 0 1 0 0 0 0 1 1 1 1 1 1 1 1 1 00100 1 11 0 0 0 0 0 0 0