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1、 本 科 实 验 报 告 实验名称：实验名称： 数字系统设计与实验（软件部分）数字系统设计与实验（软件部分） 课程名称： 数字系统设计与实验 （软件部分） 实验时间： 第 21 周 任课教师： 王文华 实验地点： 4-342 实验教师： 南方 实验类型： 原理验证 综合设计 自主创新 学生姓名： 王澎洛 学号/班级： 1120123008 05111252 组 号： 53 学 院： 信息与电子学院 同组搭档： 专 业： 信息工程 成 绩： 实验一实验一 Quartus II 9.1 软件的使用软件的使用 一、实验目的： 1. 通过实现书上的例子，掌握 QUARTUS II 9.1 软件的使用；
2、 2. 编程实现 3-8 译码电路以掌握 VHDL 组合逻辑的设计以及 QUARTUS II 9.1 软件的使用。 二、实验流程 1. 认真阅读数字系统自动化设计教程一书中，从 120 页到 131 页的操作指南； 2. 将 124 页的程序，输入到 QUARTUSII9.1 的文本编辑环境中去； 3. 验证最后仿真的得到的波形图是否和图 5-31 时序仿真的波形图是否一致； 4. 根据三-八译码器真值表完成 VHDL 程序的设计并仿真。 三、实验过程 1. 十进制加法计数器的 VHDL 文本及仿真 文本如下： library IEEE; use ieee.std_logic_1164.all
3、; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0); end count10; architecture beha of count10 is signal qout :std_logic_vector(3 downto 0 ); signal q_temp:std_
4、logic_vector(3 downto 0); begin process(clk,load) begin if(load=1) then q_tempsegsegsegsegsegsegsegsegsegsegseg Q Q Q Q Q Q Q Q QF-5-E-1-9-A-8-C-3-0的顺序输出；使用此输出作为驱动输入到 7 段译码器的显示逻辑。 （可以参考课本 125 页程序） 三、实验过程 1. 模十状态机以及 7 段译码电路的 VHDL 文本 文本如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_
5、ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT10 IS PORT(clk,rst:IN STD_LOGIC; sel:IN STD_LOGIC_VECTOR(1 DOWNTO 0); seg_7:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); END COUNT10; ARCHITECTURE BEHA OF COUNT10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL now_state:STD_LOGIC_VECTOR(3 DOWNTO 0);
6、 SIGNAL clk_sel:STD_LOGIC; BEGIN PROCESS(clk,rst,sel) BEGIN IF(rst=0) THEN count clk_sel clk_sel clk_sel clk_sel clk_sel now_state now_state now_state now_state now_state now_state now_state now_state now_state now_state now_state seg_7 seg_7 seg_7 seg_7 seg_7 seg_7 seg_7 seg_7 seg_7 seg_7 seg_7 clk
7、_sel clk_sel clk_sel clk_sel clk_sel=X; END CASE; END PROCESS; PROCESS(alm_en,hour_low,hour_high,min_low,min_high,sec_high) BEGIN IF(alm_en=1) THEN IF(hour_high=alm_hour_high AND hour_low=alm_hour_low AND min_high=alm_min_high AND min_low=alm_min_low AND sec_high=“0000“) THEN alm=1; ELSE alm=0; END
8、IF; END IF; END PROCESS; PROCESS(clk_sel,load,alm_en,alm) BEGIN IF(clk_selEVENT AND clk_sel=1) THEN IF(load=1) THEN hour_high=ld_hour_high; hour_low=ld_hour_low; min_high=ld_min_high; min_low=ld_min_low; ELSE sec_low=sec_low+1; IF(sec_low=“1001“) THEN sec_low=“0000“; sec_high=sec_high+1; IF(sec_high
9、=“0101“) THEN sec_high=“0000“; min_low=min_low+1; IF(min_low=“1001“) THEN min_low=“0000“; min_high=min_high+1; IF(min_high=“0101“) THEN min_high=“0000“; hour_low=hour_low+1; IF(hour_low=“1001“ AND hour_high=“0000“) THEN hour_low=“0000“; hour_high=hour_high+1; ELSIF(hour_low=“0010“ AND hour_high=“000
10、1“) THEN hour_low=“0001“; hour_high=“0000“; END IF; END IF; END IF; END IF; END IF; END IF; END IF; END PROCESS; END BEHA; 2. 数字钟的功能仿真 总体仿真效果 其中，clk 为系统时钟输入端；dclk_en 为数字钟使能端，高有效；load 为预置端，高有效，ld_hour_high 到 ld_min_low 为预置值；alm_en 为闹钟使能端，高有效，alm_hour_high 到 alm_min_low 为闹钟预置值，alm 为闹钟驱动信号，高有效，闹钟响铃时间（即
11、每次响铃时 alm 保持高电平）为 10s；count 为分频信号；sel为选择状态机的时钟频率输入端； hour_high到sec_low为数字钟输出显示端。 59 秒跳变 9 分 59 秒跳变 59 分 59 秒跳变 12 时 59 分 59 秒跳变 闹钟 实验实验心得心得 这周的实验收获颇丰：绪论课上了解了数字系统电子自动化的发展历程和可编程逻辑器件的特点以及 VHDL 语言基础；实验课上亲自编写 VHDL 程序并用QUARTUS II 软件运行仿真。给我印象最深刻的就是 VHDL 语言语句的并行性工作特征， 即语句同时执行， 而与书写顺序无关。 一开始很难理解这个 “并行性” ，但是想
12、到实际情况中不同信号的变化是同时进行的，也就大概可以理解了。让我耗时最大的是实验三中数字钟的编写，尤其是闹钟的设计让我耗尽心思，到最后也没设计出一个我理想的功能，而是投机取巧让闹钟时间设定为 10s，我原本的思路是设一个变量 alm_time，通过 alm_time 来控制闹钟时间（每次时钟沿alm_time 减 1，减到 0 时闹钟停止） 。但是按照这个思路编写出来的闹钟并不是从 00s 开始响铃，而是从 01s 开始响 alm_time(s)，因为此时闹钟输出 alm 是与时钟沿同步的（闹钟输出 alm 与数字钟在同一进程中） 。为了改善这一 bug，就另写一个进程控制闹钟输出，将 alm 变为不受时钟沿控制的异步信号，但这样又无法通过 alm_time 来进行倒计时，之后就无能为力了所以就稍微投机取巧一下，把闹钟程序改为了现在的模样。
