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1、第三周学习报告 第四课、ISA 的权衡和 MIPS ISA 1.ISA 的权衡 1.1 指令长度 固定长度:所有指令的长度都是一样的 优点：更容易在硬件上编码单一的指令 更容易对多指令同时编码 缺点：在指令中浪费比特 更难扩展 ISA 可变长度：指令的长度是不同的（由操作码和副操作码决定） 优点：压缩编码 缺点：需要更多的逻辑去编译一个单一的指令 更难对多指令同时编码 1.2 统一编码 统一编码：每个指令里的一些 bits 反应同一个意思 操作码总是在同一位置 重复的操作数说明符，立即数 许多“RISC” ISAs: Alpha, MIPS, SPARC 优点：编码更容易，硬件更简单 可并行性
2、：在知道指令是一个分支前就产生目标地址 缺点：限制指令的形式或浪费空间 非同一编码： 优点：更紧凑和强大的指令形式 缺点：更复杂的编码逻辑 注：统一编码通常为固定长度 CISC&RISC: CISC: 复杂的指令、不同的长度、非统一编码、许多寻址方式 RISC：简单的指令、固定的长度、统一编码、很少的寻址方式 1.3 寄存器的数量 大数量的寄存器可以使寄存器分配更好的编译器 更少的存取。但是也导致了 更大的指令和寄存器组 1.4 寻址方式支出如何获得一个指令的操作数 寄存器寻址 立即数寻址 存储器寻址 2. MIPS：对齐访问 LW/SW 对齐限制：4 字节 字对齐 为“罕见”的情况提供单独的
3、操作码 X86：非对齐访问 存取指令自动以一个字的距离对齐数据 程序员/编译器并不需要担心数据的存储位置 3.MIPS 指令集 3 个简单的形式 简单的编码 无论什么形式，每个指令 4 个字节 必须 4 个字节的对齐 格式和领域可以很容易地被提取 复习 1、系统中的 DRAM 1.1 刷新 刷新的缺点： 能量的消耗 性能的下降 可预测性的影响 刷新速度限制了 DRAM 的容量扩展 1.2 性能: DRAM MEMORY CONTROLLER 取指的不公平 1.3 相邻行的干扰错误： 在你今天可以买到的 DRAM 芯片，刷新时间间隔内反复的打开和关闭内存行足够 的次数会导致相邻行的干扰错误。 2
4、.电脑的三个要素 Computation Three key components Communication Storage (memory) 3.冯诺依曼模型和数据流模型 冯诺依曼结构也称普林斯顿结构，是一种将程序指令存储器和数据存储器合并在一 起的存储器结构。程序指令存储地址和数据存储地址指向同一个存储器的不同物理位置， 因此程序指令和数据的宽度相同；顺序程序执行过程。 非诺依曼模型：数据流模型。关键区别在于：数据流模型中指令的 fetch 与执行是按照数 据流的顺序，而非指令流的顺序。比如，指令的 fetch、exe 取决于操作数 ready 的时刻， 同时没有 IP（instruct
5、ion pointer）。这意味着可以有很多指令并发（类似于乱序执行的 思想）。 4.ISA&微架构 SA 与微架构的关系和区别：ISA 是软硬件接口，微架构是 ISA 的实现，对软件人员透明。 微处理器：ISA+微架构+电路；举例子：汽车油门，大家都差不多，但踩油门之后汽车加 速的方式却大不相同；前者是接口（ISA），后者取决于具体实现（微架构）。 5.指令集架构的要素 指令：操作码，数据类型，寄存器，形式 存储器：地址空间，寻址方式，内存对齐 6.ISA 的权衡 CISC&RISC: CISC: 复杂的指令、不同的长度、非统一编码、许多寻址方式 RISC：简单的指令、固定的长度、统一编码、
6、很少的寻址方式 语义鸿沟 第五课、对微架构的介绍：单周期 单周期处理器 vs.多周期处理器 1. 单周期处理器：每个指令需要一个单时钟周期 所有的状态在指令执行的结束后后更新 严重的缺点：最慢的指令决定了周期时间 很长的时钟周期时间 多周期处理器：指令处理需要多个周期 可以在指令执行过程进行状态更新 架构状态更新只可以在指令执行结束后 比单周期的长处：最长的阶段阶段决定周期时间 单周期和多周期处理器都在微架构级上遵循冯诺依曼模型 2.指令处理中的周期 即步骤过程中的一个指令序列 2.1 分为六个阶段：取指、译码、评估地址、取操作、执行、存储结果 2.2 与处理器时钟周期的区别： 单周期处理器：
7、指令处理周期的所有六个阶段完成相当于一个单周期处理器 时钟周期 多周期处理器：指令处理周期的所有六个阶段完成可以需要一个单周期处理 器时钟周期 实际上，每个阶段也可以用多个时钟周期完成 3. 单周期和多周期:控制和数据 单周期处理器: 控制信号和数据信号操作在同一时钟周期生成 一切相关的指令发生在一个时钟周期内 (序列化处理) 多周期处理器: 可以在当前周期生成在下一个的周期需要的信号 延迟的控制处理与数据路径的延迟操作可以重叠(并行) 我们将会在微程序控制的多周期微体系结构中看到明显的不同 4.单周期微架构 (1)MIPS 指令类型 R 类：算术指令/逻辑指令 I 类：STORE/LOAD
8、指令 分支指令：条件跳转 J 类：JMP 跳转（用 26bits 表示 228的物理地址） (2).寄存器堆（register file）是 CPU 中多个寄存器组成的阵列，通常由快速的静态随 机读写存储器（SRAM）实现。这种 RAM 具有专门的读端口与写端口，可以多路并发 访问不同的寄存器。CPU 的指令集架构总是定义了一批寄存器，用于在内存与 CPU 运 算部件之间暂存数据。在更为简化的 CPU，这些架构寄存器（architectural registers） 一一对应与 CPU 内的物理存在的寄存器。在更为复杂的 CPU，使用寄存器重命名技术， 使得执行期间哪个架构寄存器对应于哪个寄存器堆的物理存储条目（physical entry stores)是动态改变的。寄存器堆是指令集架构的一部分，程序可以访问，这与透明的 CPU 高速缓存（cache）不同。 (3)1.R-type 指令数据通路 首先看 31-26 位为全零 图为加法示例 2. I-type 指令数据通路 图为读写示例 3. R/I 类指令数据通路 3.1 R 与 I 类的读写指令混合示例 3.2 R 与 I 类的分支跳转指令混合示例 (4). R/I/J 类指令数据通路
