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1、4.2 组合逻辑电路的分析和设计方法,4.3 若干常用的组合逻辑电路,4.4 组合逻辑电路中的竞争冒险现象,退出,4.1 概述,第4章 组合逻辑电路,组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路,无记忆存储元件,4.1 概述,4.2.1 组合逻辑电路的分析方法,逻辑图,逻辑表达式,1,1,最简与或表达式,化简,2,2,从输入到输出逐级写出,4.2 组合逻辑电路的分析和设计方法,最简与或表达式,3,真值表,3,4,电路的逻辑功能,当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过
2、。,4,逻辑图,逻辑表达式,例：,最简与或表达式,真值表,用与非门实现,电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。,电路的逻辑功能,一、逻辑抽象 分析因果关系，确定输入/输出变量 定义逻辑状态的含意（赋值） 列出真值表 二、写出函数式 三、选定器件类型 四、根据所选器件：a、对逻辑式化简（用逻辑门）b、对逻辑式变形用MSI（SSI）或进行相应的描述（PLD） 五、画出逻辑电路图，或下载到PLD 六、工艺设计,4.2.2 组合逻辑电路的设计方法,真值表,电路功能描述,例：
3、设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。,设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。,1,穷举法,1,2,逻辑表达式或卡诺图,最简与或表达式,化简,3,2,已为最简与或表达式,4,逻辑变换,5,逻辑电路图,用与非门实现,用异或门实现,真值表,电路功能描述,例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下
4、自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。,设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。,1,穷举法,1,2,2,逻辑表达式,3,卡诺图,最简与或表达式,化简,4,5,逻辑变换,6,逻辑电路图,3,化简,4,1,1,1,Y=,AB,+AC,5,6,设计举例：,设计一个监视交通信号灯状态的逻辑电路,设计举例：,1. 抽象 输入变量:红（R）、黄（A）、绿（G） 输出变量：故障信号（Z） 2. 写出逻辑表达式,设计举例：,3. 选用小规模SSI器件 4. 化简5. 画出逻辑图,竞争：信号经不同路径到达
5、某一点时，所用的时间不同，这个时间差称之为竞争。,冒险：由于竞争使得电路产生了暂时错误输出称之为冒险。,说明:,(1)一般来说，时延对数字系统是有害的，它会降低系统的工作的速度，还会产生竞争冒险现象。 (2)竞争和冒险是对电路的，而不是针对函数的。,一、竞争、冒险,4.4 组合逻辑电路中的竞争冒险现象,二、产生原因,三、冒险举例,干扰信号,1型冒险,0型冒险,检查是否存在某个变量X，它同时以原变量和反变量的形式出现在函数表达式中；,1、代数法：,四、判别方法：代数法和卡诺图法,检查有无互补变量,检查表达式形式,解：变量A和C具备竞争的条件, 应分别进行检查。,检查A：, 当B=C=1时, A的
6、变化可能使电路产生冒险.,当描述电路的逻辑函数为“与或”式时, 可采用卡诺图来判断是否存在冒险。其方法是观察是否存在“相切”的卡诺圈, 若存在则可能产生冒险。,2、卡诺图法,电路改进如下图所示。,1、卡诺图中增加卡诺圈以消除“相切“,相切点，需增加卡诺圈,五、消除竞争与冒险的方法,在电路的输出端连接一个惯性延时环节，通常是RC滤波器。,使用此方法时要适当选择时间常数(=RC)，要求足够大，以便“削平”尖脉冲；但又不能太大，以免使正常的输出发生畸变。, 增加惯性延时环节,3、 加选通脉冲,本节小结,组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的
7、基础是逻辑代数和门电路。组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。组合电路的设计步骤：逻辑图写出逻辑表达式逻辑表达式化简列出真值表逻辑功能描述。组合电路的设计步骤：列出真值表写出逻辑表达式或画出卡诺图逻辑表达式化简和变换画出逻辑图。在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。,4.2 加法器,4.2.1 半加器和全加器,4.2.2 加法器,4.2.3 加法器的应用,退出,1、半加器,4.2.1 半加器和全加器,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。,加数,本位
8、的和,向高位的进位,2、全加器,能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为 全加器。,Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。,全加器的逻辑图和逻辑符号,用与或非门实现,再取反，得：,实现多位二进制数相加的电路称为加法器。,1、串行进位加法器,4.2.2 加法器,构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。,特点：进位信号是由低位向高位逐级传递的，速度不高。,2、并行进位加法器（超前进位加法器）,进位生成项,进位传递条件,进位表达式,和表达式,4位超前进
9、位加法器递推公式,超前进位发生器,加法器的级连,集成二进制4位超前进位加法器,4.2.3 加法器的应用,1、8421 BCD码转换为余3码,BCD码+0011=余3码,2、二进制并行加法/减法器,3、二-十进制加法器,修正条件,本节小结,能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除
10、用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。,4.3 数值比较器,4.3.1 1位数值比较器,4.3.2 4位数值比较器,4.3.3 比较器的级联,退出,用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。,4.3.1 1位数值比较器,设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。,逻辑表达式,逻辑图,4.3.2 4位数值比较器,真值表中的输入变量包括A3与B3、A2与B2、A1与B1 、A0与B0和A与B的比较结果，AB、AB、 AB必须预先预置为0 ，最低4位的级联输入端AB和A=B 必须预先预置为0、1。,并
11、联扩展,本节小结,在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。,4.4 编码器,4.4.1 二进制编码器,4.4.2 二-十进制编码器,退出,实现编码操作的电路称为编码器。,4.4.1 二进制编码器,1、3位二进制编码器,输入8个互斥的信号
12、输出3位二进制代码,真值表,逻辑表达式,逻辑图,2、3位二进制优先编码器,在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。,设I7的优先级别最高，I6次之，依此类推，I0最低。,真值表,逻辑表达式,逻辑图,8线-3线优先编码器,如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。,2、集成3位二进制优先编码器,集成3位二进制优先编码器74LS148,集成3位二进制优先编码器74LS148的真值表,输入：逻辑0(低电平）有效,输出：逻辑0(低电平）有效,集成3位二进制优先编码器74LS148的级联,16线-4线优先编码器,4.4.2 二 十进
13、制编码器,1、8421 BCD码编码器,输入10个互斥的数码输出4位二进制代码,真值表,逻辑表达式,逻辑图,2、8421 BCD码优先编码器,真值表,逻辑表达式,逻辑图,3、集成10线-4线优先编码器,本节小结,用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。,4.5 译码器,4.5.1 二进制译码器,4.5.2 二-十进制译码器,4.5.3 显示译码器,退出,4.5.4 译码器的应用,把代码状态的特定含义翻译出来的过程称为译码，实现译码操作
14、的电路称为译码器。,4.5.1 二进制译码器,设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。,二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。,1、3位二进制译码器,真值表,输入：3位二进制代码输出：8个互斥的信号,逻辑表达式,逻辑图,电路特点：与门组成的阵列,2、集成二进制译码器74LS138,A2、A1、A0为二进制译码输入端， 为译码输出端（低电平有效），G1、 、 为选通控制端。当G11、 时，译码器处于工作状态；当G10或 时，译码器处于禁止状态。,真值表,输入：自然二进制码,输出：
15、低电平有效,3、74LS138的级联,二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。,4.5.2 二-十进制译码器,1、8421 BCD码译码器,把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。,真值表,逻辑表达式,逻辑图,将与门换成与非门，则输出为反变量，即为低电平有效。,、集成8421 BCD码译码器74LS42,输出为反变量，即为低电平有效，并且采用完全译码方案。,4.5.3 显示译码器,1、数码显示器,用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。,
