《正负脉宽数控调制信号发生器课程设计》由会员分享，可在线阅读，更多相关《正负脉宽数控调制信号发生器课程设计（15页珍藏版）》请在金锄头文库上搜索。
1、目录一、设计任务与要求-3 二、总体框图-3三、选择器件-4 1、设计中所用到的器件-4 2、器件的相关介绍-4（1）D 触发器 DFF-4（2）非门 NOT-6四、模块功能-6 1、分频器-7 2、计数器-8五、总体设计电路图-10 1、总体电路图-11（1）工作情况-12（2）模块间的连接关系-12（3）仿真结果-12（4）管脚分配图-13（5）硬件验证-14六、课程设计心得体会-152正负脉宽数控调制信号发生器一、 设计任务与要求1）课程设计的任务：此信号发生器可产生占空比可调的方波，高低电平的维持时间由 6 位二进制数控制。2）课程设计的基本要求通过课程设计各环节的实践，应达到如下要求
2、：1、初步掌握数字逻辑电路、EDA 分析和设计的基本方法。包括：根据设计任务和要求，初选电路；通过研究、设计计算，确定电路方案；电路仿真及编程、模拟、连线、进行调试；分析实验结果，写出设计总结报告。2、培养一定自学能力和独立分析问题、解决问题能力。包括：学会自己分析、找出解决问题的方法；对设计中遇到的问题，能独立思考，查阅资料，寻找解决方案；掌握一些测试电路的基本方法，实验中出现一般故障，能通过“分析、观察、判断、试验、再判断”的基本方法独立解决；能对实验结果进行分析和评价。3、掌握编程、仿真、连线、调试等基本技能，巩固常用仪器的正确使用方法。二、 总体框图总体框架图如图 1 所示：3计数器A
3、进位脉冲选择电路反馈控制计数器B进位脉冲反馈控制时钟脉冲输出信号图 1设计思路：此信号发生器是由两个完全相同的可自加载加法计数器和 D 触发器组成的，它的输出信号的高低电平脉宽时间可分别由两组 6 位二进制预置数进行控制。如果将初始值可预置的加法计数器的溢出信号作为本计数器的初始预置加载信号 LD，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器。D 触发器的一个重要功能就是均匀输出信号的占空比。三、选择器件1、设计中所用到的器件有：（1）D 触发器 DFF（1 个）（2）非门 NOT（2 个）（3）计数器 CNT6(2 个)（4）LED 灯（1 个）或 示波器2、器件的相关介绍：
4、（1）D 触发器 DFF该触发器是一个具有使能控制端 CLRN 的 D 触发器，具有圆圈的是低电平有效，它的动作特点是输出端状态的转换发生在 CP 的上升沿，而且触发器所保存下来的状态仅仅取决于 CP 上升沿到达时 D 的输入状态，即当触发脉冲有效时，D触发器的输出与激励输入相同。因为触发器输出端状态的转换发生在 CP 的上升沿，所以这是一个上升沿触发的边沿触发器。它的功能就是均匀输出信号4的占空比。D 触发器 DFF 的逻辑符号如图 2 所示：图 2 D 触发器 DFF 的内部结构图如图 3 所示图 3D 触发器 DFF 的功能表如表 1 所示：表 1CPCLRNDQ说明1XQn保持0 00
5、置 1011置 0D 触发器的动作时序图如图 4 所示：5图 4（2）非门 NOT非门又称为反相器，若输入信号 A 是 1，则输出信号 Y 是 0；若输入信号A 是 1，则输出信号 Y 是 0。非门 NOT 的逻辑符号如图 5 所示：图 5非门 NOT 的逻辑功能表如表 2 所示：表 2四、功能模块1、分频器 div器件图如图 8 所示：图 8AY0 11 06时钟信号接到分频器的输入端 clk_in，分频器的输出端 div_out 接到预置计数器的脉冲输入端 CLK。它的作用是将高频信号分成低频信号。分频器 div 的 VHDL 程序如下：Library ieee;USE ieee.std_
6、logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY div ISPORT(clk:IN std_logic;divclk:OUT std_logic);END div;ARCHITECTURE one OF div ISBEGINPROCESS(clk)variable cnt:integer range 0 to 1000000;variable temp:std_logic;BEGINIF clkevent and clk=1 thenIF cnt =99999 then cnt:=0; temp:=not temp;ELSEcnt:
7、=cnt+1;END IF;END IF;divclk=temp;END PROCESS;END ONE;仿真波形如图 9 所示：7图 9仿真分析：任意给一个时钟信号，分频器将高频信号分成低频信号。2、计数器器件图如图 10 所示：clkldd50caocnt6inst图 10此计数器是一个 6 位二进制数的预置计数器，预置计数器比普通计数器多了一个预置端 LD 和预置数据端 d。当 LD=1 或 0 时，在下一个时钟脉冲过后，计数器输出端预置数 D，CLK 为脉冲信号输入端，时钟信号经分频后接到 CLK 端， CAO 为计数溢出输出端。预置计数器 CNT6 的 VHDL 程序如下：LIBRA
8、RY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT6 ISPORT(CLK,LD:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 63;8CAO:OUT STD_LOGIC);END CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL COUNT:INTEGER RANGE 0 TO 63;BEGINPROCESS(CLK,COUNT) ISBEGINIF CLKEVENT AND CLK=1 THENIF LD=1 THEN COUNT=D;ELSE COUNT=COUNT+1;END IF;END
9、 IF;END PROCESS;PROCESS(CLK,COUNT)ISBEGIN IF CLKEVENT AND CLK=1 THENIF COUNT=63 THEN CAO=1;ELSE CAO=0;END IF;END IF;END PROCESS;END ARCHITECTURE ART;仿真结果如图 11 所示：9图 11仿真分析：预置数 D50为任意六位二进制数，预置端 LD 为 1 时加载预置数，否则继续计数，当计到 63 时，输出为 1，然后继续从 0 开始计数。五、 总体设计电路图总体电路图如图 12 所示：10图 12111、工作情况：在时钟信号和预置数的共同作用下，计数器
10、 B 的计数溢满产生进位脉冲，触发 D 触发器，使得 D 触发器反馈给 B 一个反馈信号，在下一个时钟脉冲过后，计数器输出端输出预置数。计数器 A 的进位脉冲经过一个非门，连接到 D 触发器的使能控制端，触发 D 触发器，D 触发器的反馈信号经过一个非门加载到计数器 A 的预置端，在下一个时钟脉冲过后，输出端输出计数器 A 的预置数。计数器 A 的进位脉冲使输出信号输出正脉冲，计数器 B 的进位脉冲使输出信号输出负脉冲，同时由 D 触发器给的反馈信号使 A、B 分别重新置数，从而控制正负脉冲宽度。2、模块间的连接关系:两个完全相同的预置数计数器 A、B 在时钟信号的作用下，计数器 A、B 的进
11、位脉冲分别触发 D 触发器，使得 D 触发器分别产生一个反馈控制信号。3、仿真结果仿真结果如图 13 所示：图 13仿真分析：预置数 A50为任意 6 位二进制数，预置数 B50为任意 6 位二进制数， CLK 为预置计数器的时钟脉冲，当第一个时钟脉冲到来时，计数器 A的进位脉冲使输出信号输出正脉冲，计数器 B 的进位脉冲使输出信号输出负脉冲。 （注意：分频器分频不能太大，否则不会出现仿真波形）124、管脚分配图：用 LED 灯观察实验结果。以下管脚均为 E-PLAY-SOPC CPU 板上的 FPGA 芯片 EP1C12 的对应管脚：管脚分配图如图 14、图 15 所示：图 14图 15管脚
12、分配情况：13管脚分配情况如表 3 所示：表 3管脚编号管脚定义管脚编号管脚定义105A086B0104A187B1101A288B2100A393B385A494B484A595B528CLK132PSOUT162VGA0161VGA1164VGA2163VGA35、硬件验证通过 LED 灯观察实验结果：在 EDA 实验箱上验证所设计的电路，拨码开关105、104、101、100、85、84 分别控制输出低电平脉宽的预置数输入 A50，拨码开关 86、87、88、93、94、95 分别控制输出高电平脉宽的预置数输入B50，输出端接一个 LED 灯，当时钟信号到来的时候，根据灯的亮灭来判断输出
13、，灯亮时，表示输出高电平脉宽，灯灭时，表示输出低电平脉宽，通过改变拨码开关，来控制输出脉冲宽度。VGA30接 0001。 （注意：频率要小，否则看不到方波，所以加了一个分频器。 ）通过示波器来观察波形输出，其输出波形如图 14 所示14图 16从示波器显示的波形可以看出，正负脉宽的时间随输入两组预置数的不同而相应的发生变化从而实现了占空比可调的目的。六、 课程设计心得体会作为一名电子信息系的学生，做课程设计是十分有意义而且是十分必要的一件事情。两周的课程设计结束了，虽然很忙碌、很疲惫，但是收获颇多。刚拿到题目时，不知从何下手，反复的看书查资料，寻求帮助。后来经过老师的辅导，让我对这个题目有了一定的了解，开始设计电路，编写程序，最后进行仿真，在仿真的过程中，出现了很多问题，比如分频器的使用，在硬件验证的时候，分的频率要大，为了更好的观察输出波形，然而在软
