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1、上讲主要内容回顾：任务1,1、EDA技术及其发展 2、EDA技术最终实现目标的ASIC的三种途径： （1）超大规模可编程逻辑器件 （2） 半定制或全定制ASIC （3） 混合ASIC 4、 硬件描述语言VHDL （1）VHDL （2） Verilog HDL （3） System Verilog （4）System C 5、VHDL综合 设计过程中的每一步都可称为一个综合环节。 (1)自然语言综合； (2)行为综合；(3)逻辑综合； (4)版图综合或结构综合。 6、基于VHDL的自顶向下设计方法 7、EDA与传统电子设计方法的比较 8、 EDA的发展趋势,上讲主要内容回顾：任务2,1、 FPG
2、ACPLD设计流程 （1）设计输入(原理图HDL文本编辑) （2）综合 （3）适配 （4）时序仿真与功能仿真 （5）编程下载 2、ASIC及其设计流程 （1）ASIC设计方法： （2）ASIC设计的流程： 3、 常用EDA工具 EDA工具大致可以分为如下5个模块： 设计输入编辑器，HDL综合器，仿真器，适配器(或布局布线器)，下载器 4、MAX+plusII概述 5、IP核,EDA技术实用教程,第3章FPGACPLD结构与应用,EDA技术实用教程,教学导航 任务3：CPLD结构与工作原理 1、概述（1）可编程器件发展的六个阶段（2）可编程器件的分类： 三种分类方法 2、简单PLD原理（1）电路
3、符号表示（2） PROM基本结构（3） PLA逻辑阵列（4） PAL（5） GAL 3、CPLD结构与工作原理(1) 逻辑阵列块(LAB) (2) 宏单元(3) 扩展乘积项(4) 可编程连线阵列PIA(5)I/O控制块,FPGA - Field Programmable Gate ArrayCPLD - Complex Programmable Logic Device,3.1 概 述,图3-1 基本PLD器件的原理结构图,3.1.1 可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM 和PLA 器件,改进的 PLA 器件,GAL器件,FPGA器件,EPLD 器件,CPLD器件,
4、内嵌复杂 功能模块 的SoPC,3.1.2 可编程逻辑器件的分类,图3-2 按集成度(PLD)分类,3.1.2 可编程逻辑器件的分类,按结构特点基于与或阵列结构的器件阵列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列基于门阵列结构的器件单元型 FPGA,3.1.2 可编程逻辑器件的分类,按编程工艺 熔丝或反熔丝编程器件Actel的FPGA器件 体积小，集成度高，速度高，易加密，抗干扰，耐高温 只能一次编程，在设计初期阶段不灵活 SRAM大多数公司的FPGA器件 可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂EEPR
5、OM用于保存程序 EEPROM大多数CPLD器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大 EPROM FLASH,3.2 简单PLD原理,3.2.1 电路符号表示,图3-3 常用逻辑门符号与现有国标符号的对照,3.2.1 电路符号表示,图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示,图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示,ROM分类 1、 PROM 由使用者写入信息，随后存储内容不可更改 2、 EPROM 信息写入后，可用紫外线照射，再写入新的内容 3、 EEPROM 信息写入后用电方法擦除，再写入新的内容 4、 MRO
6、M 掩模型只读存储器,3.2.2 PROM,3.2.2 PROM,图3-9 PROM基本结构：,其逻辑函数是：,3.2.2 PROM,图3-10 PROM的逻辑阵列结构,逻辑函数表示：,3.2.2 PROM,图3-11 PROM表达的PLD图阵列,图3-12 用PROM完成半加器逻辑阵列,若输入I2=A、I1=B、I0=Ci， 输出O1=Co、O0=S， 则根据阵列图，可得： S= ABCi + A/B/Ci + /AB/Ci +/A/BCi Co= AB + A/BCi +/ABCi=ABCi + AB/Ci + A/BCi +/ABCi 实现全加器功能,实现1位全加器功能,3.2.3 PL
7、A,图3-13 PLA逻辑阵列示意图,3.2.3 PLA,图3-14 PLA与 PROM的比较,3.2.4 PAL,图3-15PAL结构：,图3-16 PAL的常用表示：,3.2.4 PAL,图3-17 一种PAL16V8的部分结构图,3.2.5 GAL,图3-18 GAL16V8的结构图,GAL： General Array Logic Device 最多有8个或项，每个或项最多有32个与项 EPLD Erasable Programmable Logic Device,乘积项逻辑,3.2.5 GAL,逻辑宏单元,输入/输出口,输入口,时钟信 号输入,三态控制,可编程与阵列,固定或阵列,GA
8、L16V8,GAL器件的OLMC Output Logic Macro Cell,每个OLMC包含或阵列中的一个或门 组成： 异或门：控制输出信号的极性 D触发器：适合设计时序电路 4个多路选择器,或门控制选择,输出使能选择,输出选择,反馈信号选择,3.2.5 GAL,图3-19寄存器输出结构,图3-20寄存器模式组合双向输出结构,3.2.5 GAL,图3-21 组合输出双向结构,图3-22 复合型组合输出结构,3.2.5 GAL,图3-23 反馈输入结构,图3-24输出反馈结构,3.2.5 GAL,图3-25 简单模式输出结构,3.3 CPLD结构与工作原理 CPLD内部结构（Altera的
9、MAX7000S系列）,逻辑阵列模块中包含多个宏单元,3.3 CPLD结构与工作原理,图3-26 MAX7000系列的单个宏单元结构,PRN,CLRN,ENA,逻辑阵列,全局 清零,共享 逻辑 扩展项,清零,时钟,清零选择,寄存器旁路,并行 扩展项,通往 I/O 模块,通往 PIA,乘积项选择矩阵,来自 I/O引脚,全局 时钟,来自 PIA的 36个信号,快速输入选择,2,3.3 CPLD结构与工作原理,(1) 逻辑阵列块(LAB),图3-27- MAX7128S的结构,3.3 CPLD结构与工作原理,(2) 宏单元,(3) 扩展乘积项,图3-28 共享扩展乘积项结构,图3-29 并联扩展项馈
10、送方式,3.3 CPLD结构与工作原理,(4) 可编程连线阵列,(5) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。,图3-30 PIA信号布线到LAB的方式,(6)I/O控制块,图3-31-EPM7128S器件的I/O控制块,知识梳理与总结：,任务3：CPLD结构与工作原理1、概述（1）可编程器件发展的六个阶段（2）可编程器件的分类：三种分类方法 2、简单PLD原理（1）电路符号表示（2） PROM基本结构（3） PLA逻辑阵列（4） PAL（5） GAL 3、CPLD结构与工作原理(1) 逻辑阵列块(LAB) (2) 宏单元(3) 扩展乘积项(4) 可编程连
11、线阵列PIA(5)I/O控制块,任务4：FPGA结构与工作原理,1、FPGA结构与工作原理 （1）FPGA查找表单元 （2）FLEX10K系列器件 FLEX 10K内部结构：1) 逻辑单元LE2) 逻辑阵列LAB 3) 快速通道(FastTrack) 4) I/O单元与专用输入端口5) 嵌入式阵列块EAB2、FPGA/CPLD测试技术 (1)内部逻辑测试 (2)JTAG边界扫描测试 (3)嵌入式逻辑分析仪,3.4 FPGA结构与工作原理,3.4.1 查找表,图3-33 FPGA查找表单元内部结构,图3-32 FPGA查找表单元：,一个N输入查找表 (LUT，Look Up Table)可以实现
12、N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现,什么是查找表?,基于查找表的结构模块,0,0,0,0,0,1,0,1,0,0,0,0,0,1,0,1,输入 A 输入 B 输入C 输入D,查找表 输出,16x1 RAM,查找表原理,多路选择器,查找表的基本原理,N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式,3.4.2 FLEX10K系列器件,图3-34 FLEX 10K内部结构,. . .,IOC,IOC,. . .,IOC,IOC,逻辑单元,快速通道互连,逻
13、辑阵列块 (LAB),连续布线和分段布线的比较,连续布线 = 每次设计重复的可预测性和高性能,连续布线 ( Altera 基于查找表（LUT）的 FPGA ),LAB,LE,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,FLEX 10K系列FPGA结构图,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,EAB,EAB,嵌入式 阵列块,(1) 逻辑单元LE,
14、图3-35 LE(LC)结构图,(1) 逻辑单元LE,图3-36 进位链连通LAB中的所有LE,快速加法器, 比较器和计数器,(1) 逻辑单元LE,图3-37 两种不同的级联方式,(2) 逻辑阵列LAB是由一系列的相邻LE构成的,图3-38-FLEX10K LAB的结构图,(3) 快速通道(FastTrack),(4) I/O单元与专用输入端口,图3-39 IO单元结构图,(5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。,图3-40 用EAB构成不同结构的RAM和ROM,EAB的大小灵活可变通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器,(5)嵌入式阵列块EAB EAB 的字长是可配置的,EAB 可以用来实现乘法器,CPLD与FPGA的区别,CPLD与FPGA的区别,FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。,
