Chapter4 硬件描述语言VHDL语法概要1

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1、Chapter4 硬件描述语言VHDL语法概要,2018/10/16,2,武汉职业技术学院 电信学院光电系 周琦 ,4.1 概述 4.2 VHDL程序基本结构 4.3 VHDL语言要素 4.4 VHDL语言的基本描述语句 4.5 不可综合性语句,Chapter4 硬件描述语言VHDL语法概要,2018/10/16,3,武汉职业技术学院 电信学院光电系 周琦 ,VHDL：VHSIC (Very High Speed IntegratedCircuit)HardwareDescriptionLanguage超高速集成电路硬件描述语言,4.1 概述,一、什么是VHDL？,2018/10/16,4,武

2、汉职业技术学院 电信学院光电系 周琦 ,80年代初由美国国防部在实施超高速集成电 路（VHSIC）项目时开发的。1987年由 IEEE 协会批准为 IEEE 工业标准， 称为 IEEE1076-1987。各EDA公司相继推出支持VHDL的设计环境。1993年被更新为 93 标准，即IEEE1076-1993。 进一步提高抽象描述层次，扩展系统描述能力。,二、VHDL的历史,4.1 概述,2018/10/16,5,武汉职业技术学院 电信学院光电系 周琦 ,1、VHDL打破软、硬件的界限传统的数字系统设计分为：硬件设计（硬件设计人员）软件设计（软件设计人员）VHDL是电子系统设计者和 EDA工具之

3、间的界面。,三、VHDL的作用,EDA工具及 HDL的流行，使电子系统向集成化、大规模和高速度等方向发展。美国硅谷约有80%的 ASIC和 FPGA/CPLD已采用 HDL进行设计。,4.1 概述,2018/10/16,6,武汉职业技术学院 电信学院光电系 周琦 ,2、VHDL与C、C+的比较：C、C+ 代替汇编等语言VHDL 代替原理图、逻辑状态图等,3、VHDL与电原理图描述的比较：VHDL具有较强的抽象描述能力，可进行系统行为级别的描述。描述简洁，效率高。 VHDL描述与实现工艺无关。电原理图描述需给出完整、具体的电路结构图，不能进行抽象描述。描述繁杂，效率低。电原理图描述与实现工艺有关

4、。,4.1 概述,2018/10/16,7,武汉职业技术学院 电信学院光电系 周琦 ,1、VHDL具有强大的语言结构，系统硬件描述能 力强、设计效率高；具有较高的抽象描述能力。如：一个可置数的16位计数器的电原理图：,四、VHDL语言特点,4.1 概述,2018/10/16,8,武汉职业技术学院 电信学院光电系 周琦 ,用VHDL描述的可置数16位计数器：,2018/10/16,9,武汉职业技术学院 电信学院光电系 周琦 ,2、VHDL语言可读性强，易于修改和发现错误。3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大系统的设计与验证。4、VHDL设计与硬件

5、电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。8、VHDL设计效率高，产品上市时间快，成本低。9、易于ASIC实现。,4.1 概述,2018/10/16,10,武汉职业技术学院 电信学院光电系 周琦 ,五、VHDL与其它硬件描述语言的比较,VHDL：具有较强的系统级抽象描述能力，适合行为级和 RTL级的描述。设计者可不必了解电路细节，所作工作较少，效率高。但对综合器的要求高，不易控制底层电路的生成。IEEE标准，支持广泛。,行为级,RTL级,门电路级,RTL: Register Translate

6、Level,4.1 概述,2018/10/16,11,武汉职业技术学院 电信学院光电系 周琦 ,Verilog HDL ：系统级抽象描述能力比VHDL稍差；门级开关电路描述方面比 VHDL 强。适合 RTL级和门电路级的描述。设计者需要了解电路细节，所作工作较多。IEEE标准，支持广泛。,ABEL、PALASM、AHDL(Altera HDL)：,系统级抽象描述能力差，一般作门级 电路描述。要求设计者对电路细节有详细的了解。对综合器的性能要求低，易于控制电路资源。支持少。,4.1 概述,2018/10/16,12,武汉职业技术学院 电信学院光电系 周琦 ,VHDL主要用于描述数字系统的结构、行

7、 为、功能和接口。VHDL将一个设计（元件、电路、系统） 分为：外部（可视部分、端口）内部（不可视部分、内部功能、算法）,六、VHDL设计简述,4.1 概述,2018/10/16,13,武汉职业技术学院 电信学院光电系 周琦 ,外部与内部：,4.1 概述,2018/10/16,14,武汉职业技术学院 电信学院光电系 周琦 ,2选1选择器的VHDL描述：,2018/10/16,15,武汉职业技术学院 电信学院光电系 周琦 , VHDL语言由保留关键字组成； 一般，VHDL语言对字母大小写不敏感；例外： 、“ ”所括的字符、字符串； 每条VHDL语句由一个分号（；）结束； VHDL语言对空格不敏感

8、，增加可读性； 在“-”之后的是VHDL的注释语句； VHDL有以下描述风格：行为描述；数据流（寄存器传输RTL）描述；结构化描述；,VHDL语言的一些基本特点：,4.1 概述,2018/10/16,16,武汉职业技术学院 电信学院光电系 周琦 ,Structure描述(结构化描述) 描述该设计单元的硬件结构,即该硬件是如何构成的,类似于数字电路中的逻辑图描述。 Date Flow描述(数据流描述)是类似于寄存器传输级的方式描述数据的传输和变换，以规定设计中的各种寄存器形式为特征，然后在寄存器之间插入组合逻辑。与数字电路中的真值表描述相似。 Behavior Process描述(行为描述)只描

9、述所希望电路的功能或者电路行为（输入输出间转换的行为），而没有指明或涉及实现这些行为的硬件结构。与数字电路中的逻辑表达式描述相似。,结构体的三种描述形式,4.1 概述,2018/10/16,17,武汉职业技术学院 电信学院光电系 周琦 ,architecture one of mux21 is begin y=(a and (not s) or (b and s); end one;,Behavior Process描述(行为描述),2018/10/16,18,武汉职业技术学院 电信学院光电系 周琦 ,architecture one of mux21 is beginy=a when s=0

10、 elseb when s=1;end one;,Date Flow描述(数据流描述),4.1 概述,2018/10/16,19,武汉职业技术学院 电信学院光电系 周琦 ,architecture one of mux21 issingle d,e:bit;begind=a and (not)s;e=b and s;y=d or e;end one;,Structure描述(结构化描述),d,e,2018/10/16,20,武汉职业技术学院 电信学院光电系 周琦 ,基本结构包括：实体（Entity） 结构体（Architecture） 配置（Configuration） 库（Library）、

11、程序包（Package）,4.2 VHDL程序基本结构,2018/10/16,21,武汉职业技术学院 电信学院光电系 周琦 ,4.2 VHDL程序基本结构,2018/10/16,22,武汉职业技术学院 电信学院光电系 周琦 ,一、实体实体：定义系统的输入输出端口语法：,ENTITY ISGeneric DeclarationsPort Declarations END ; (1076-1987 version) END ENTITY ; ( 1076-1993 version),4.2 VHDL程序基本结构,2018/10/16,23,武汉职业技术学院 电信学院光电系 周琦 ,1、类属说明确定

12、实体或组件中定义的局部常数。模 块化设计时多用于不同层次模块之间信息的 传递。可从外部改变内部电路结构和规模。类属说明必须放在端口说明之前。,Generic (常数名称：类型 ：= 缺省值常数名称：类型 ：= 缺省值)；,4.2 VHDL程序基本结构,2018/10/16,24,武汉职业技术学院 电信学院光电系 周琦 ,类属常用于定义：实体端口的大小、设计实体的物理特性、总线宽度、元件例化的数量等。 例：entity mck isgeneric(width: integer:=16);port(add_bus:out std_logic_vector(width-1 downto 0);,4.

13、2 VHDL程序基本结构,2018/10/16,25,武汉职业技术学院 电信学院光电系 周琦 ,例：2输入与门的实体描述entity and2 isgeneric(risewidth: time:= 1 ns;fallwidth: time:= 1 ns);port(a1: in std_logic;a0: in std_logic;z0: out std_loigc);end entity and2;,4.2 VHDL程序基本结构,2018/10/16,26,武汉职业技术学院 电信学院光电系 周琦 ,其中，端口模式：in: 输入型，此端口为只读型。（只能读）out: 输出型，只能在实体内部对

14、其赋值。（只能写）inout:输入输出型，既可读也可赋值。（能读能写）buffer: 缓冲型，与 out 相似，但可读。（能读能写）,Port （端口名称，端口名称：端口模式 数据类型；端口名称，端口名称：端口模式 数据类型）；,2.端口说明语句,作用：确定输入、输出端口的数量和类型。,4.2 VHDL程序基本结构,2018/10/16,27,武汉职业技术学院 电信学院光电系 周琦 ,out 和 buffer 的区别：,只能写 只能读 能读能写 能读能写,4.2 VHDL程序基本结构,2018/10/16,28,武汉职业技术学院 电信学院光电系 周琦 ,Exercise 1,编写包含以下内容的实体代码:端口 d 为12位输入总线端口 oe 和 clk 都是1位输入端口 ad 为 12位双向总线端口 a为12位输出总线端口 int 是1位输出端口 as 是一位输出同时被用作内部反馈,2018/10/16,29,武汉职业技术学院 电信学院光电系 周琦 ,