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1、第8章 ASIC布局布线,8.1 布图规划 8.2 布局 8.3 物理设计流程 8.4 信息格式 8.5 布线 8.6 全局布线 8.7 详细布线 8.8 特殊布线 8.9 电路提取和DRC,实际中ASIC的布局和布线过程，可分为布图阶段、布局阶段、布线阶段。布图规划阶段的输入来自系统划分和设计输入的输出网表。布图规划是在布局之前，但我们将它们放在一起讨论。布局阶段的输出将给布线工具提供指导。在布图规划开始时我们有一个网表，它描述了电路模块，模块内的逻辑单元及其它们的连接。举例来说，下图1显示了一个Viterbi译码器，它由一组标准单元构成，单元旁边尚没有布线空间。我们可以把标准单元想象成为墙
2、上的砖块，需要做的就是留下互连，即石灰浆空间（我们称这些空间为通道），并安排各个单元。下图2显示了这样一个已完成的墙面在布图规划和布局阶段都结束后。到现在我们还没有做任何布线它将留到以后进行我们所完成的是对逻辑单元的布局，希望能够使总互连长度达到最小。,自动布局布线的流程图,8.1 布图规划,什么是布图规划？布图规划是将电路放置在一枚专用集成电路芯片上的第一部。其输入文件是一个层次式的网表文件，来自与前端设计或系统分片的输出。层次式网表的内容包括：功能块之间的互连；功能块中逻辑单元的端点。布图规划设计是将功能块安排在ASIC芯片上，是ASIC的逻辑表征对应于物理表征。,下图所示，显示了互连延迟
3、和门延迟随特征尺寸减少而变化的曲线，但却以不同的比率显示。这是因为最小宽度的互连电容将趋向于极限2pFcm-1而门延迟却继续下降。布图规则使我们能够通过估计互连的长度来预测其延迟。布图规划任务和目标：布图规划工具的输入是层次化网表，它描述模块（RAM,ROM,ALU,缓存控制器等）间的互连；模块内逻辑单元（NAND,NOR,D触发器等）；以及逻辑单元的连接头（终端、引脚或端口都是指连接头）。网表是ASCI的逻辑描述，布图规划是ASIC的物理描述。布图规划就是逻辑描述（网表）映像到物理描述（布图规划）。,布图规划的任务是：决定输入输出PAD的位置； 决定电源PAD的数量和位置；决定电源配线的类型
4、；决定时钟配线的类型和位置；安排芯片上固定功能块、可变功能块的位置；规划功能块之间的互连空间； 减小功能块之间的互连线长度和信号延迟。 布图规划设计的目标是减少芯片面积和减少延迟时间。度量面积很直接，但度量延迟就困难一些。基于单元设计的ASIC芯片中的功能块有两种，即可变功能块和固定功能块。利用布图规划设计工具可以对可变功能块进行重新划分，并改变功能块的形状以达到最佳的布图效果。,通道定义：在布图规划阶段我们把模块间的区域分配给互连。这个过程称为通道定义或通道分配。 下图显示了包含几个模块的芯片的不同方式的布图规划，I/O和电源规则，以及时钟规划。,8.2 布局,在布图规划确定了固定功能块和可
5、变功能块在芯片上的位置后，布局设计确定所有标准单元在可变功能块中的位置，布局设计的主要目的是便于或优化随后的几何布线设计，同时减少关键节点的互连延迟和芯片面积。,布局设计的输入数据是布图规划设计的输出数据，布局设计的结果将作为随后的布线设计的输入。通常布图规划设计和布局设计的CAD软件总是紧密连接在一起的，但布局设计更适合于进行自动设计。在布图设计完成后，我们可以得到一套完整的，包括功能块之间和块内的互连线寄生电容，使我们能够更精确的预计每一逻辑单元的实际负载，这些数据将反注回前端设计。在结束了布图规划之后，我们可以开始可变模块内的逻辑单元的布局。布局比布图规划更加适于自动化处理。我们需要的是
6、合适的度量技术和算法。在结束了布图规划和布局后，我们可以预测模块间和模块内的电容。这使我们可以为逻辑综合提供更加准确地估计每个逻辑单元所需驱动的负载电容参数。,布局的目标和任务布局工具的任务就是在芯片的可变模块中安徘所有的逻辑单元。理想情况下布局阶段的目标是：确保布线器能够完成布线。最小化关键网络的延迟。使芯片尽量密集。我们也可能有下述一些附加目标：最小化功耗。最小化信号问的串扰。这些任务很难用算法的解来定义，满足要求就更难了。所以目前的布局工具采用更确定且可达到的准则。最常用的布局目标是下述中的一个或多个；使估计的互连总长度最小。符合关键网络的时序要求。使互连的拥塞最小。这些目标中每一个或多
7、或少都会影响到另一个，所以我们必须折中考虑。,8.3 物理设计流程,历史上布局和布线是合并在一起作为一个单一的工具（名词P&R指的就是布局与布线）。因为互连延迟现在比门延迟要大，所以目前的趋势是把布局合并进布图规划工具，而另用单独的布线器。下图显示了一个设计流程，它用到了综合和包括了布局的布图规划工具。这个流程有以下步骤：1设计输入：输入逻辑描述而没有物理信息；2综合：初始的综合基本没有如何互连负载的信息。综合工具的输出（通常是网表）是布图规划器的输入。3初始布图规划：根据初始布图规划，模块间的电容将作为负载约束输入综合工具，模块内电容作为连线负载表输入。,4带负载约束的综合： 这时综合工具就
8、可以根据每个门驱动的互连电容的估计来重新综合。综合工具将产生前注释文件，它将提供布局阶段路径延迟的约束； 5时序驱动布局：用综合工具产生的约束进行布局后，每个逻辑单元在芯片中的位置都固定了，精确的互连延迟估计就可以传回给综合工具； 6布局中优化的综合 (IPO，in-place optimization)：综合工具根据布图规划器提供的准确的互连延迟改变一些门的驱动强度而布改变网表结构。 7详细布局：布局详细准备好可以输入给布线器。,因为互连越来越重要，设计工具之间就需要传递很多信息，因此需要有一定的标准。下面我们将介绍一些实际工业标准。 布图规划和布局用的SDF：用标准延迟格式（SDF，sta
9、ndard delay format）来描述门延迟和互连延迟，也可以在布图规划和综合工具中用SDF来后注释互连延迟。综合工具可以用这些信息来改进逻辑结构。 PDEF：物理设计交换格式(PDEP，physical design exchange format)是Synopsys用来描述布局信息和逻辑单元群集的专用文件格式。,8.4 信息格式,LEF和DEF：库交换格式(LEF，library exchange format)和设计交换格式(DEF，design exchange fomrat)都是Tangent的布局布线工具TanCell和TanGate的专用文件格式这两个工具后来被Cadenc
10、e收购，分别为现在熟知的Cell3 Ensemble和Gate Ensemble。这些工具及其衍生物被广泛应用，所以这些格式也就成为实际标准。LEF是用来定义IC工艺和逻辑单元库的。举例来说，LEF可以用来描述门阵列，它包括：基本单元，基本单元的合法位置，逻辑宏单元的规模及连接信息，互连层及所有物理设计工具需要用来设置数据库的信息。DEF可以用来描述设计芯片时用到的物理信息，包 括网表和芯片上单元的物理位置。比方说在用布图规划工具完成了布局后，希望把它传送给Cadence Gake Ensemble或Cell3 Ensemble，就需要用DEF。,布图规划紧接着系统划分，是在ASIC上安排电路
11、模块的第一步。很多因素需要在布图规划时考虑：最小化模块间的连接长度和信号延迟；安排固定模块及重新调整可变模块使其占有最小管芯面积；组织模块间的互连区域；规划电源，时钟和I/O配线。有些因素可以由CAD工具自动处理，有些仍然需要人为干预。布局接着布图规划，而且比较自动化。它包括在可变模块内组织好逻辑单元阵列。优化的判据可以是最小化互连面积、最小化互连总长度或性能。一共有两种主要的布局算法；基于最小割或本征值方法。因为亚微米CMOS工艺的互连延迟比门的延迟更大，所以互连的规划就显得越来越重要。我们不是在完全结束综合后再布图规划和布局，而是将综合与布图规划/布局工具结合起来以达到精确的时序估计。,布
12、图布局过程需要重点掌握的内容：互连延迟现在超越了门延迟；布图规划是逻辑设计和物理设计之间的映射；布图规划是所有类型的ASIC设计工作的中心；时序驱动布图规划正成为基本的ASIC设计工具；布局现在完成是一个自动过程。,8.5 布线,布线设计是ASIC后端设计过程中的最后一个环节，在完成芯片的布图规划和标准单元的布局设计之后，可以通过对ASIC芯片的布线完成所有节点的连接，布线设计过程相当复杂，一般分成两个步骤，首先是全局布线设计，其目的是产生一个布线规划，为每一段互连线段找到对应的布线信道。然后，详细布线设计将完成所有节点连接的几何图形。 图1是完成布局阶段后的Viterbi译码器核。设计完全用
13、标准单元（18行）实现。I/O焊盘不包括在本例中。我们可以先对内核布线再对I/O焊盘布线（尽管这并不是一个好的想法）。图2是完成全局和详细布线后的Viterbi译码器芯片。可以在标准单元行之间的通道里进行布线，各个互连因尺寸太小无法在图上清楚地显示。,8.6 全局布线,基于单元的ASIC、门阵列、FPGA之间全局布线的细节略有不同。不过基本原理是一样的。全局布线器并不进行任何连接而只是做整体安排。通常，在对整个芯片（或者如果是大芯片时对一大块芯片）进行全局布线后才进行详细布线。全局布线器的输入是布图规划，它包括所有固定的和可变的模块，可变模块的布局信息和所有逻辑单元的位置信息。全局布线的任务是
14、向详细布线器提供对每个网络布线的全部说明。全局布线的目标是下述的一个或是多个：使互连总长度最小使详细布线器完成布线的概率最大使关键路径的延迟最小。,全局布线方法：全局布线不能用布局中的互连长度近似，例如半周长度量。我们需要知道的是实际路径而不是路径长度的近似值。但是，很多全局布线的方法仍然是基于图中树问题的解。全局布线的一种方法：是采用图中树的算法依次计算每个网络的最短路径并有使用有效通道的附加约束，这种过程称为顺序布线。随着顺序布线算法的进行，有些通道因为有较多互连而变得拥塞。在FPGA和通道式门阵列中，通道只有固定的通道容量，所以只能容纳一定数目的互连。全局布线器有两种方法处理这个问题。一
15、种方法是采用顺序无关布线，全局布线在对每一个网络布线时忽略通道拥塞程度。这样一来某个网络进行先处理或后处理时其结果不受影响，通道安排是一样的。顺序无关布线中，当所有互连都被指定到通道后，全局布线器将一些互连从最拥塞的通道转移到不怎样拥塞的通道。,另一种方法：是全局布线器考虑到已经布好在各个通道中的互连数目。这样的全局布线是顺序相关的也就是说布线是顺序执行的，网络处理的顺序会影响结果。选代改进或模拟退火算法都可以用在顺序相关和顺序无关算法的解中。和系统划分以及布局实施过程相同：对已有的结果逐次改变，随机地一次对一条互连路径进行移动。和一次处理一个网络的顺序全局布线方法不同，层次式布线每次处理一层
16、上的所有网络。因为不用同时处理芯片所有的网络，通过把芯片分层进行划分可以使全局布线问题更易控制。由于每次只考虑一层，因此使问题变得简单了。有两种方法可以遍历所有的层次。从整个芯片或最上层开始向下一层进行，直至逻辑单元这是自上而下的方法。自下而上的方法是从最底层开始先对最小的面积进行布线。,模块间的全局布线：下图4展示基于单元ASIC的全局布线问题，在图(c)的通道相交图中每一条边代表一个通道。全局布线器只能使用这些通道。图中每条边的权对应通道的长度。全局布线器利用这个图对每一个互连规划一条路径。,8.7 详细布线,全局布线步骤决定每个互连使用的通道。利用这些信息，详细布线器决定每个互连具体的位置和层次。下图 9 给出了典型的金属规则。这些规则给出金属布线层上布线间距（轨道间距，轨道间隔，或称为间距）。可以将金属布线层的间距设成一下三种之一：通孔通孔 (VTV，via-to-via) 间距；通孔线 (VTL，via-to-line 或 line-to-via) 间距；线线 (LTL，line-to- line) 间距。,
