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1、4.2,3.高性能存储芯片,(1) SDRAM (同步 DRAM),在系统时钟的控制下进行读出和写入 CPU 无须等待,(2) 带 Cache 的 DRAM,在 DRAM 的芯片内 集成 了一个由 SRAM 组成的 Cache ，有利于 猝发式读取,由 Rambus 开发，主要解决 存储器带宽 问题,(3) RDRAM,4.3 高速缓冲存储器,一、概述,1. 问题的提出,避免 CPU “空等” 现象,CPU 和主存（DRAM）的速度差异,容量小 速度高,容量大 速度低,程序运行的局部性原理：,空间局部性：指当处理机访问某个存储单元时，该存储单元附近的存储单元最有可能被随后访问； 时间局部性：指
2、当处理机访问某个存储单元时，该存储单元最有可能被再次访问。,2. Cache 的工作原理,(1) 主存和缓存的编址,主存和缓存按块存储 块的大小相同,B 为块长,4.3,(2) 命中与未命中,M C,主存块 调入 缓存,主存块与缓存块 建立 了对应关系,用 标记记录 与某缓存块建立了对应关系的 主存块号,主存块与缓存块 未建立 对应关系,主存块 未调入 缓存,4.3,(3) Cache 的命中率,CPU 欲访问的信息在 Cache 中的 比率,命中率 与 Cache 的 容量 与 块长 有关,一般每块可取 4 8 个字,4.3,Cache命中率 h=Nc/(Nc+Nm) Nc:访问Cache的
3、次数 Nm：访问主存的次数,设访问 Cache 的时间为 tc ，访问 主存 的时间为 tm ， 1-h表示未命中率，主存系统的平均访问时间ta为ta=h tc+(1-h)tm,(4) Cache 主存系统的效率,效率 e 与 命中率 有关,4.3,3. Cache 的基本结构,由CPU完成,4. Cache 的 读写 操作,读,4.3,Cache 和主存的一致性,4.3,写直达法（Write through）,写回法（Write back）,写操作时数据既写入Cache又写入主存,写操作时只把数据写入 Cache 而不写入主存 当 Cache 数据被替换出去时才写回主存,写操作时间就是访问主
4、存的时间，更新策略比较容易实现,写操作时间就是访问 Cache 的时间， 读操作 Cache 失效发生数据替换时， 被替换的块需写回主存，增加了 Cache 的复杂性,5. Cache 的改进,(1) 增加 Cache 的级数,片载（片内）Cache,片外 Cache,(2) 统一缓存和分立缓存,指令 Cache,数据 Cache,与主存结构有关,与指令执行的控制方式有关,是否流水,Pentium 8K 指令 Cache 8K 数据 Cache,PowerPC620 32K 指令 Cache 32K 数据 Cache,4.3,二、Cache 主存的地址映射,1. 直接映射,4.3,标记此行为主
5、存中哪一组（32组）的相应块，标记的位数t=LOG2(主存的组数）,主存的组数= (主存的块数/CACHE的块数）=256/8=32组,（先找组内的块）,位置,然后再比较组,组,直接映射,i = j mod C,主存256块m？ Cache=8块，c=? t=?,2. 全相联映射,主存 中的 任一块 可以映射到 缓存 中的 任一块,4.3,主存256块，标记=？位,3. 组相联映射,标记此行为主存中哪一组（64组）的相应块，标记的位数t=LOG2(主存的组数）,主存的组数= (主存的块数n/CACHE的组数u）=256/4=64组,组,字块内地址,组地址,主存字块标记,q = cr 位,b 位
6、,组,0,1,2c-r1,主存地址,Cache,主存储器,m 位,共 Q 组，每组内两块（r = 1),1,3. 组相联映射,Cache分4组，每组2块；主存256块 m=?位，c=? q=?,P120 例4.8,假设主存容量为512KB，cache容量为4KB，每个字块为 16个字，每个字为32位。 （1）Cache地址有多少位？可容纳多少块？ （2）主存地址有多少位？可容纳多少块？ （3）在直接映射方式下，主存的第几块映射到Cache中的第五块（设起始字块为第一块）？ （4）画出直接映射方式下主存地址字段中各段的位数。 （1）212= 4KB;一个字块内有16*4=64B,4KB/64B=
7、64块 （2）219= 512KB;512KB/64B=8192块 （3）主存分组 8192/64=128 每组的第五块 （4）,主存字块标记 缓存字块地址 字块内地址7 6 6,例4.9,设主存容量为512K16位，Cache容量为4K16位字，块长 为4个16位的字，访存地址为字地址。 （1）在直接映射方式下，设计主存地址格式。 （2）在全相联映射方式下，设计主存地址格式。 （3）在两路组相联映射方式下，设计主存地址格式。 （4）若主存容量为512K32位，块长不变，在四路组相联映射方式下，设计主存地址格式。,字块内地址,组地址,主存字块标记,（1） 7 10 2,（2） 17 2,（3）
8、 8 9 2,（4） 10 8 2,块长4,Cache 1K块,主存128K块,例4.10,假设高速缓存Cache工作速度为主存的5倍，且Cache被访问命中的概率为95，则采用Cache后，存储器性能提高多少？,设访问 Cache 的时间为 tc ，访问 主存 的时间为 tm ， 1-h表示未命中率，主存系统的平均访问时间ta为ta=h tc+(1-h)tm,ta=h tc+(1-h)5tc= 0.95 tc+0.055tc,5tc/ta,例4.11 P122,设某机容量为16MB, CACHE的容量为8KB。每 字块有8个字，每字32位。设计一个四路组相联映 射的CACHE组织。 （1）画出主存地址字段中各段的位数。 （2）设CACHE初态为空，CPU依次从主存第0，1，2，99号单元读出100个字（主存一次读出一个字），并重复此次序读10次，问命中率是多少？(3)若Cache的速度为主存的5倍，试问有Cache和无Cache相比，速度提高多少倍？（4）系统的效率是多少？,字块内地址,组地址,主存字块标记,13 6 5,Cache 256块,块长32B,Cache 64组,主存 512k块,100字/8=12.5,H=(100*10-13)/(100*10)=0.987,作业 电子版提交，截止日期4月17日4.16 4.23 4.24 4.31 4.32,
