天线效应解决方案

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1、天线效应解决方案天线效应解决方案 篇一：天线效应及解决方法 干蚀刻（etch）需要使用很强的电场驱动离子原浆， 在 蚀刻 gate poly 和氧化层边的时候，电荷可能积累在 gate poly 上，并产生电压足以使电流穿过 gate 的氧化层， 虽 然这种状况通常不会破坏 gate 氧化层，但会降低其绝 缘 程度。这种降低程度于 gate 氧化层面积内通过的电荷 数 成正比。每一 poly 区积累的正电荷与它的面积成正比， 如果一块很小的 gate 氧化层连接到一块很大的 poly 图形 时，就可能造成超出比例的破坏，因为大块的 poly 区就 像一个天线一样收集电荷，所以这种效应称为天线效

2、 应， 天线效应也会发生在 source/drain 的离子植入时。 天线 效应与 poly 和 gate 氧化层的面积之比成正比（对于 pmos 和 nmos,要分开计算 gate 氧化层的面积，因为它们 的击穿 电压不同） 。当这个比值达到数百倍时，就可能 破坏氧化 层。大多数的 layout 中都可能有少数这样大比 值的 poly 图形。 下图为一个可能产生天线效应的例子：mos M1 的 gate 由 poly 连接至 M2，当 M1 和 M2 距离够长造成 poly 和 M1 gate 氧化层面积之比太大，从而可能破坏 M1 的 gate 氧化 层。 消除天线效应的方法主要是设法降低

3、接到 gate 的 poly 面积。见右图，在 poly 接至 gate 增加一个 metal 跳线，即减小了接至 gate 的 poly 与 gate 氧化层的 面 积之比，起到消除天线效应的作用。 天线效应产生的静电破坏也会发生在 metal 蚀刻 时。 如果 metal 接到 diffusion 时，极少会产生静电 破坏，因 为 diffsion 可以卸掉静电，所以 top metal 一般不用考虑 天线效应的问题（基本上每条 top metal 都会接到 diffusion 上） 。对于下层 metal 则不 然，没有接到 diffusion 的下层 metal 当其接至 gate 时

4、， 如面积过大，就极易产生天线效应。解决方 法：在下层 metal 上加一个 top metal 的跳线，如无 法加 top metal 跳线，可以连接一个最小 size 的 Nmoat/P-epi 或 Pmoat/nwell 的二极管，原则上这个 二极管不可以影响线路的正常工作 篇二：PCB 中集成电路的天线效应 PCB 中集成电路的天线效应 如摩尔定律所述，数十年来，集成电路的密度和性能 迅猛增长。众所周知，这种高速增长的趋势总有一天会结 束，人们只是不知道当这一刻来临时，集成电路的密度和 性能到底能达到何种程度。随着技术的发展，集成电路密 度不断增加，而栅氧化层宽度不断减少，超大规模集成

5、电 路中常见的多种效应变得原来越重要并难以控制。天线效 应便是其中之一。在过去的二十年中，半导体技术得以迅 速发展，催生出更小规格、更高封装密度、更高速电路、 更低功耗的产品。本文将讨论天线效应以及减少天线效应 的解决方案。 天线效应 天线效应或等离子导致栅氧损伤是指：在 MOS 集成电 路生产过程中，一种可潜在影响产品产量和可靠性的效应。 目前，平版印刷工艺采用“等离子刻蚀”法（或“干 法刻蚀” ）制造集成电路。等离子是一种用于刻蚀的离子化 /活性气体。它可进行超级模式控制（更锋利边缘/更少咬 边） ，并实现多种在传统刻蚀中无法实现的化学反应。但凡 事都有两面性，它还带来一些副作用，其中之一

6、就是充电 损伤。 等离子充电损伤是指在等离子处理过程中，MOSFET 中 产生的栅氧化层的非预期高场应力。在等离子刻蚀过程中， 大量电荷聚集在多晶硅和金属表面。通过电容耦合，在栅 氧化层中会形成较大电场，导致产生可损伤氧化层并改变 设备阀值电压（VT）的应力。如下图所示，被聚集的静电 荷被传输到栅极中，通过栅氧化层，被电流隧道中和。 显而易见，暴露在等离子面前的导体面积非常重要， 它决定静电荷聚集率和隧穿电流的大小。这就是所谓的 “天线效应” 。栅极下的导体与氧化层的面积比就是天线比 率。一般来讲，天线比率可看做是一种电流倍增器，可放 大栅氧化层隧穿电流的密度。对于给定的天线比率来说， 等粒子

7、密度越高，隧穿电流越大。更高的隧穿电流意味着 更高的损伤。 导体层模式刻蚀过程累积电荷量与周长成正比。 灰化过程累积电荷量与面积呈正比。 接触刻蚀过程累积电荷量与通过区域的面积成正 比。 天线比率（AR）的传统定义是指“天线”导体的面积 与所相连的栅氧化层面积(来自: 小 龙 文档网:天线效应 解决方案)的比率。传 统理论认为，天线效应降低程度与天线比率成正比 （每个金属层的充电效果是相同的） 。然而，人们发现天线 比率并不取决于天线效应，还需要考虑布局问题。 布局对充电损伤的影响 充电损伤的程度是一个几何函数，与极密栅线天线相 关。但是由于刻蚀率的差异反映出的刻蚀延迟、等离子灰 化和氧化沉积

8、以及等离子诱导损伤（PID）的原因，使得充 电损伤更容易受到电子屏蔽效应的影响。 因此，天线效应的新模式需要考虑刻蚀时间的因素， 如公式 1。而通过插入二极管或桥（布线）控制天线效应， 可以更好地预测天线效应，如公式 2 所示。 其中，Q 指在刻蚀期间，向栅氧化层注入的总积累电 荷。 A 为导电层面积，等离子电流密度 J 下的电容容量为 C a 为栅极面积，等离子电流密度 J 下的电容容量为 a 为电容比 P 为天线电容器的周长 p 为栅电容器的周长 为等离子电源的角频率 根据基于 PID 的新模式，PID 不取决于 AR，但是天线 电容与栅极电容的比例是 PID 的良好指标。PID 取决于等

9、离 子电源的频率，当氧化层4nm，PID 将对应力电流变得不 敏感。在不增加 J 的情况下，增加栅极的介电常数，可增 加 PID。 减少天线效应的设计解决方案 下面几种解决方案都可以用来降低天线效应。 1.跳线法：通过插入跳线，断开存在天线效应的天线 并布线到上一层金属层；直到最后的金属层被刻蚀，所有 被刻蚀的金属才与栅相连。 2.虚拟晶体管：添加额外栅会减少电容比；PFET 比 NFET 更敏感；反向天线效应的问题。 3.添加嵌入式保护二极管：将反向偏置二极管与晶体 管中的栅相连接（在电路正常运行期间，二极管不会影响 功能） 。 4.布局和布线后，插入二极管：仅将二极管连接到受 到天线效应的

10、金属层，一个二极管可保护连接到相同输出 端口的所有输入端口。 消除天线效应最重要的两个方法便是跳线法和插入二 极管。接下来，我们将详细讨论这两种方法。跳线法是应 对天线效应最有效的方法。插入二极管可解决其他天线问 题。 跳线法 跳线是断开存在天线效应的金属层，通过通孔连接到 其它金属层，最后再回到当前层。如下图所示，跳线法将 很长的天线分成若干短天线，减小连接到栅输入的电线面 积，从而减少聚集电荷。 需要注意的是，跳线的放置位置十分重要。必须把跳 线放置在可减少布线长度的位置。下图可详细说明。如下 图所示，在两张图片中，输入和输出引脚间都有同样长度 的间距，只是跳线位置稍有不同。第一张图的电路

11、没有受 到天线效应的影响，而第二张图中的电路却受到了天线效 应的影响。 通过这个例子可以很明显的看出，可使用跳线（又叫 做“桥” ）避免天线效应。跳线即断开存在天线效应的金属 层，通过通孔将静电荷传送到更高一层的金属层，然后再 回到当前层。在金属化的过程中，除了在最高一层上，引 脚与很小的电线面积相连接，避免该层以下的任何天线问 题的发生。 插入二极管 如图所示，在逻辑栅输入引脚旁边插入二极管，可为 底层电路提供一个电荷泄放路径，因此 篇三：天线效应 Antenna Effect 天线效应： 当大面积的金属 1 直接与栅极相连，在金属腐蚀过程 中，其周围聚集的离子会增加其电势，进而使栅电压增加

12、， 导致氧化层击穿。大面积的多晶硅也有可能出现天线效应。 打个简单的比方，在宏观世界里，广播、电视的信 号，都是靠天线收集的，在我们芯片里，一条条长的金属 线或者多晶硅(polysilicon)等导体，就象是一根根天线， 当有游离的电荷时，这些“天线”便会将它们收集起来， 天线越长，收集的电荷也就越多，当电荷足够多时，就会 放电。 那么，哪里来的这么多的游离电荷呢？IC 现代制程中 经常使用的一种方法是离子刻蚀（plasma etching） ，这种 方法就是将物质高度电离并保持一定的能量，然后将这种 物质刻蚀在 wafer 上，从而形成某一层。理论上，打入 wafer 的离子总的对外电性应该

13、是呈现中性的，也就是说正 离子和负离子是成对出现，但在实际中，打入 wafer 的离 子并不成对，这样，就产生了游离电荷。另外，离子注入 （ion implanting）也可能导致电荷的聚集。可见，这种 由工艺带来的影响我们是无法彻底消除的，但是，这种影 响却是可以尽量减小的。 这些电要放到哪里去呢？我们知 道，在 CMOS 工艺中，P 型衬底是要接地的，如果这些收集 了电荷的导体和衬底间有电气通路的话，那么这些电荷就 会跑到衬底上去，将不会造成什么影响；如果这条通路不 存在，这些电荷还是要放掉的，那么，在哪放电就会对哪 里造成不可挽回的后果，一般来讲,最容易遭到伤害的地方 就是 gate o

14、xide。通常，我们用“antenna ratio”来衡量 一颗芯片能发生“antenna effect”的几率。 “antenna ratio”的定义是：构成所谓“天线”的导 体（一般是 metal）的面积与所相连的 gate oxide 的面积 的比率。这个比率越大，就越容易发生 antenna effect。 这个值的界定与工艺和生产线有关，经验值是 300：1。我 们可以通过 DRC 来保证这个值。随着工艺技术的发展， gate 的尺寸越来越小，metal 的层数越来越多，发生 antenna effect 的可能性就越大，所以，在/DMSP/TMSP 以 上工艺，我们一般不大会考虑 antenna effect，而在以下 工艺，我们就不得不考虑这个问题了。 避免措施： 减小与栅连接的多晶硅和金属一面积，令其在所接栅 面积的 100 倍以下： 采用第二层金属过渡。