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1、课课 程程 设设 计计 报报 告告设计名称设计名称专业班级专业班级学生姓名学生姓名学学 号号指导教师指导教师完成时间完成时间：DSPDSP 原理及应用课程设计原理及应用课程设计 ： 自动化自动化 12421242 ： 潘成潘成 ： 11044212261104421226 ： 钟菲钟菲 徐航徐航 ： 20162016 年年 3 3 月月 2424 日日 成成 绩绩 评评 定定考核考核内容内容平时平时表现表现设计设计报告报告设计成果设计成果 和答辩和答辩综合评综合评定成绩定成绩成绩成绩长长 春春 工工 程程 学学 院院纪律要求和成绩考核办法纪律要求和成绩考核办法（纪律要求和成绩考核办法打印在封皮
2、背面）1不允许在实验室内吸烟、吃零食、玩手机，累计警告三次者，考核成绩降为及格，屡教不改者成绩不及格；不准带无关人员到实验室活动，否则扣平时表现分。2参加本次课程设计时间不足三分之二或旷课 3 天以上者，不得参加本次考核，按不及格处理。 3病事假必须有请假条，需经班主任或有关领导批准，否则按旷课处理。4过程考核和综合成绩在教师手册中要有记载。5课程设计的考核由指导教师根据学生平时表现（出勤、学习态度、工作进展、遵守纪律情况等）、设计成果（完成情况）、设计报告是否规范、答辩等几个方面，结合考核纲要规定的各项成绩权重，综合后给出课程设计总成绩。6成绩评定采用五级分制，即优、良、中、及格和不及格。7
3、课程设计结束一周内，指导教师提交课程设计成绩和课程设计总结。1基于 DSP 的数字时钟设计1、系统设计任务及功能概述（一）硬件电路设计，包括 TMS320LF2407 基本电路、数码显示电路和基本按键，需要用 altium designer 软件完成原理图；（二）软件设计，主要指应用片上定时器作为时钟源编写数字钟程序，数字电子钟功能要求能调小时、分钟、秒钟，还有随时暂停的功能等，在实验箱上运行调试成功并能用数码管显示；（三）课程设计报告，包括总体设计方案、硬件电路设计和软件设计的具体说明。2、设计方案论证(一）数字时钟方案数字时钟是本设计的最主要的部分。根据需要，可利用两种方案实现。方案一：本
4、方案采用 Dallas 公司的专用时钟芯片 DS12887A。该芯片内部采用石英晶体振荡器，其芯片精度不大于 10ms/年，且具有完备的时钟闹钟功能，因此，可直接对其以用于显示或设置，使得软件编程相对简单。为保证时钟在电网电压不足或突然掉电等突发情况下仍能正常工作，芯片内部包含锂电池。当电网电压不足或突然掉电时，系统自动转换到内部锂电池供电系统。而且即使系统不上电，程序不执行时，锂电池也能保证芯片的正常运行，以备随时提供正确的时间。方案二：本方案完全用软件实现数字时钟。原理为：在单片机内部存储器设三个字节分别存放时钟的时、分、秒信息。利用定时器与软件结合实现 1 秒定时中断，每产生一次中断，存
5、储器内相应的秒值加 1；若秒值达到 60，则将其清零，并将相应的分字节值加1；若分值达到 60，则清零分字节，并将时字节值加 1；若时值达到 24，则将十字节清零。该方案具有硬件电路简单的特点。而且，由于是软件实现，当 DSP 芯片不上电，程序不执行时，时钟将不工作。基于硬件电路的考虑，本设计采用方案二完成数字时钟的功能。（二）数码管显示方案方案一：静态显示。所谓静态显示，就是当显示器显示某一字符时，相应的发光二极管恒定的导通或截止。该方式每一位都需要一个 8 位输出口控制。静态显示时较小的电流2能获得较高的亮度，且字符不闪烁。但当所显示的位数较多时，静态显示所需的 I/O 口太多，造成了资源
6、的浪费。方案二：动态显示。所谓动态显示就是一位一位的轮流点亮各个位，对于显示器的每一位来说，每隔一段时间点亮一次。利用人的视觉暂留功能可以看到整个显示，但必须保证扫描速度足够快，字符才不闪烁。显示器的亮度既与导通电流有关，也于点亮时间与间隔时间的比例有关。调整参数可以实现较高稳定度的显示。动态显示节省了 I/O 口，降低了能耗。从节省 I/O 口和降低能耗出发，本设计采用方案二。（三）秒时间显示方式选择方案本次设计的延时可以采用内部定时器与软件结合的 1 秒延时，也可以直接编写一个延时程序，实现 1 秒延时。方案一：本方案采用内部定时器实现 1 秒延时。原理为：在单片机内部存储器设三个字节分别
7、存放时钟的时、分、秒信息。利用定时器与软件结合实现 1 秒定时中断，每产生一次中断，存储器内相应的秒值加 1；若秒达到 60，则将其清零，并将相应的分加 1；若分达到 60，则清零分，并将时加 1；若值达到 24，则将十字节清零。方案二：本方案完全用软件实现 1 秒延时。原理为:编写一个延时函数 DELAY，用for 语句实现秒值循环从 0 加到 60，秒每加 1，调用一次延时函数，当秒值大于 60，则将分加 1，当分加到 60，则将分赋 0 值，并将时加 1，当时加到 24，将时赋 0 值。本方案采用的延时方法编程简单，容易理解。结论：根据两种方案的比较，第二种方案编写程序简单易懂，所以采用
8、第二种方案。3、硬件设计（一）总体思路DSP2407 最小系统是整个芯片能正常运行的最基本要求，首先由 DSP 最小系统的设计包括电源转换电路、复位电路等组成。然后利用 TMS320LF2407 芯片制作简易电子时钟，利用芯片上的定时器编写的时间子程序，继而写出主函数程序。总的模块由 6 个LED 数码管显示、四个按键调试时间、数码管驱动模块 74HC273 及数码管位选模块74HC138 构成。3电源电路复位电路位选部分芯片TMS320LF2407按键电路驱动部分LED显示电路图 1 系统框图（二）组件介绍1.TMS320LF2407 芯片(1). 高性能静态 CMOS 技术，供电电压为 3
9、.3V，指令周期为 33ns(2)片内有高达 32K 字的 FLASH 程序存储器(3)2KB SARAM，544 字 DARAM，外扩 64 千字的程序 ROM，64 千字的数据 RAM(4)两个事件管理器 EVA 和 EVB(5)可扩展外部存储器总共 192K 字空间：64K 程序存储空间，64K 字数据存储器空间，64K 字 I/O 寻址空间(6)0 看门狗定时模块(7)10 位 A/D 转换器(8)控制局域网络 CAN 模块(9)串行通信接口 SCI 模块(10)16 位串行外设 SPI 接口模块(11)基于锁相环 PLL 的时钟发生器(12)高达 40 个可单独编程或复用的通用 I/
10、O 引脚4(13)5 个外部中断(14)电源管理包括 3 种低功耗模式，能独立地将外设器件转入低功耗工作模式ADCIN0/IOPA072ADCIN1/IOPA173ADCIN274ADCIN375ADCIN476ADCIN577ADCIN678ADCIN779ADCIN8/IOPA391ADCIN9/IOPA290ADCIN1089ADCIN1188ADCIN1283ADCIN1382ADCIN1481ADCIN1580ADCSOC/IOPC063CLKOUT/IOPC164XF/IOPC265BIO/IOPC366CAP1/QEP1/IOPC467CAP2/QEP2/IOPC568CAP3/
11、IOPC669CAP4/IOPC770PWM7/CMP7/IOPB0100PWM8/CMP8/IOPB1101PWM9/CMP9/IOPB2102T1PWM/T1CMP/IOPB3105T2PWM/T2CMP/IOPB4106T3PWM/T3CMP/IOPB5107TMRDIR/IOPB6108TMRCLK/IOPB7109SCITXD/IO44SCIRXD/IO43SPISIMO/IO45SPISOMI/IO48SPICLK/IO49SPISTE/IO51READY36RS35MP/MC37PORESET41PMTMODE42OSCBYP56XTAL257XTAL1/CLKIN58NMI40
12、XINT153XINT2/IO54XINT3/IO55PDPINT52VCCA84 VrefHi85 VrefLo86VCCD12 VCCD213 VCCD321 VCCD447 VCCD562 VCCD693 VCCD7103 VCCD8121VCCDC17 VCCDC260VCCP50D09D110D211D312D415D516D617D718D819D922D1023D1124D1225D1326D1427D1528A0110A1111A2112A3114A4115A5116A6117A7118A8119A9122A10123A11124A12125A13126A14127A15128
13、DS129PS131IS130R/W4STRB6WE1W/R132BR5PWM1/CMP194PWM2/CMP295PWM3/CMP396PWM4/CMP497PWM5/CMP598PWM6/CMP699TRST32TMS33TDI31TDO34TCK30EMU038EMU1/OFF39VSSA87VSSD13 VSSD214 VSSD320 VSSD429 VSSD546 VSSD661 VSSD771 VSSD892 VSSD9104 VSSD10113 VSSD11120VSSDC18 VSSDC259U8TMS320F2407图 2 TMS320LF24072. 位选芯片 74HC13
14、874HC138 是一款高速 CMOS 器件，74HC138 引脚兼容低功耗肖特基 TTL（LSTTL）系列。74HC138 可充当一个 8 输出多路分配器，未使用的使能输入端必须保持绑定在各自合适的高有效或低有效状态。74HC138 与 74HC238 逻辑功能一致，只不过 74HC138 为反相输出。74HC138 译码器可接受 3 位二进制加权地址输入（A, B 和 C），并当使能时，提供8 个互斥的低有效输出（Y0 至 Y7）。74HC138 特有 3 个使能输入端：两个低有效（-S2 和-S3）和一个高有效（S1）。除非 S2 和 S3 置低且 S1 置高，否则 74HC138 将保持所有输出5为高。利用这种复合使能特性，仅需 1 片 74HC
