《江苏科技大学数电实验报告》由会员分享，可在线阅读，更多相关《江苏科技大学数电实验报告（43页珍藏版）》请在金锄头文库上搜索。
1、 数电实验报告数电实验报告 指导老师：指导老师：李李老师老师 学学 号：号：11403021141140302114 姓姓 名：名：韩韩明明瑞瑞 江苏科技大学电子信息学院江苏科技大学电子信息学院 20132013 年年 6 6 月月 需要需要 worword d 文档的联系我文档的联系我 QQ QQ ：675169540675169540 实验一、基本逻辑门期间功能与参数的测试 一、 实验目的 1、 掌握集成逻辑门基本的功能； 2、 掌握数字器件主要参数的测试方法。 二、 实验器件 1、 EEEC-010B 试验箱； 2、 74LS00 四二输入与非门； 3、 74LS02 四二输入或非门；
2、4、 74LS86 四二输入异或门； 三、 实验内容及结果 1、 与非门逻辑功能测试： 用 74LS00 四二输入与非门进行实验，将结果填入表格一： 表格一 输入 输出 Y A B 理论值 实测值 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 2、 或非门逻辑功能测试： 用 74LS02 四二输入或非门进行实验，将结果填入表格二： 表格二 输入 输出 Y A B 理论值 实测值 0 0 1 1 0 1 0 0 1 0 0 0 1 1 0 0 3、 异或门逻辑功能测试： 用 74LS86 四二输入异或门进行实验，将结果填入表格三： 表格三 输入 输出 Y A B 理论值 实测值
3、 0 0 0 0 0 1 1 1 1 0 1 1 1 1 0 0 实验二、两位全减器的设计 一、实验目的： 1、 初步学习 QUARTUSII 9.0 使用步骤； 2、 学习 verilog 硬件描述语言； 3、 了解全减器的功能。 二、实验器件： 1、 QUARTUSII 9.0 软件平台； 2、 FPGA、CYCLONE EP1C3T144C8。 三、实验原理： 设进行全减的被减数为 a(a1,a0)，减数为 b(b1,b0)，则全减的运算规则如图 1： 图 1 四、实验步骤： 1、 建立工程：打开 FileNew Project Wizard.如图 2 图 2 2、 接下来步骤如图 3,
4、4,5，6 一个工程就建立了 图 3 在图 4 所示界面我们可以选择 FPGA 的系列和型号，在此我们选择 FPGA、CYCLONE EP1C3T144C8，下图 4： 图 5 图 6 3、 添加文件，为工程添加 verilog 文件，点击 FileNew. 如图 7， 图 7 打开 FileSave As.保存，名字改为 minus（跟工程名相同）输入如下内容 module minus(ain,bin,cin,cout,sum); input 1:0ain,bin; input cout; output cin; output 1:0sum; assigncin,sum=ain-bin-co
5、ut; endmodule 重新保存，并进行编译 ProcessingStart Compilation 编译成功后入图 8 所示，在此可观察到使用的 FPGA 系列，型号，使用的宏单 元数，管脚数等其他参数 图 8 4、 查看电路图 点击 ToolNetlist Viewers RTL viewer,电路图如图 9图 9 5、 仿真 建立仿真波形文件，点击 FileNew.如图 10 所示图 10 并保存添加管脚 ViewUtility WindowsNode Finder 如图 11， 单击 List，将各个管脚拉近仿真文件。 图 11 点击 EditEnd Time 如图 12 图 12
6、 进行修改仿真结束时间；如图 13，可以修改各输入端的输入电平，即仿真波 形，完成后单击 ProcessingStart Simulation 进行仿真，在此可通过 AssignmentsSettings.Simulator Settings 进行功能仿真和时序仿真， 功能仿真时必须有功能仿真链表，单击 ProcessingGenerate Factional Simulation Netlist 建立功能仿真链表，功能仿真没有延时，是一种理想状 况，要看到电路的真正工作情况还需进行时序仿真。仿真需要对电路的每种情 况进行仿真。仿真成功完成后如图 14 所示 图 13 图 14 图 15 如上
7、图 15 进行管脚的锁定，再进行全编译，并进行下载，硬件实现，等步骤 五、实验结果 实验结束后出现如图 14 的波形文件，对每一种情况进行分析，发现与实际情况完 全相符。 实验三、BCD-7 段 LED 译码器的设计 一、实验目的： 1、 巩固 QUARTUSII 9.0 使用步骤； 2、 学习 verilog 硬件描述语言描述组合逻辑电路； 3、 了解译码器的的设计及工作原理。 二、实验器件： 1、 QUARTUSII 9.0 软件平台； 2、 FPGA、CYCLONE EP1C3T144C8。 三、实验原理： 译码器是将计算机使用的二进制编码翻译为我们能直接识别的十进制数字或文字 符号等，
8、如 BCD-7 段 LED 译码器是将二进制的数字编码翻译成十进制的数字显示 出来，当 LED 为共阴极时，其真值表为： 输入（ain3:0） 输出(bout6:0)ag a b c d e f g 0 0 0 0 1 1 1 1 1 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 1 1 0 0 1 0 1 0 0 0 1 1 0 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1
9、0 0 1 1 1 1 1 0 1 1 LED 译码器的 LED 灯的排列顺序如图 1 BCD-7段LED译码器上边二极管为bout6,逆时针依次为bout5bout1, 中间二极管为 bout0 图 1 四、实验步骤： 1、 建立一个工程，添加.v 文件，录入如下内容： module yimaqi(ain,bout); input 3:0ain; output 6:0bout; reg6:0bout; always(ain3:0) begin case(ain3:0) 4b0000:bout6:0=7b1111110;/0 4b0001:bout6:0=7b0110000;/1 4b0010
10、:bout6:0=7b1101101;/2 4b0011:bout6:0=7b1111001;/3 4b0100:bout6:0=7b0110011;/4 4b0101:bout6:0=7b1011011;/5 4b0110:bout6:0=7b1011111;/6 4b0111:bout6:0=7b1110000;/7 4b1000:bout6:0=7b1111111;/8 4b1001:bout6:0=7b1111011;/9 default bout=7bz;/未知输入，输出为高阻态 endcase end endmodule 2、 编译结果为图 2 图 2 3、 点击 ToolNetl
11、ist Viewers RTL viewer 可查看所设计的电路图； 电路图如图 3 所示 图 3 4、 建立.vwf 波形仿真文件，对各种输入进行仿真，如下图 4 图 4 5、管脚锁定，如下图 5 图 5 五、实验结果： 1、实验仿真结果如下图 6，设计符合真值表的要求 图 6 实验四、设计一个 7 位奇偶校验电路 一、实验目的： 1、 熟练使用 QUARTUSII9.0 软件平台的基本操作步骤； 2、 理解奇偶校验电路的功能及作用。 二、实验器件： 1、 QUARTUSII 9.0 软件平台； 2、 FPGA、CYCLONE EP1C3T144C8。 三、实验设计 在数据传输中为了校验传输
12、的数据是否有误， 需要对传输的数据进行校验， 奇偶检验电 路就是对传输数据中高电平的个数进行校验， 如果高电平的个数为计数， 校验结果为高 电平则为奇校验，否则为偶校验。校验的原理是利用缩位异或，如下表实例： 输入数据a 11 111 1110 11011 11100111 101011011111 校验结果 l 0 1 1 0 0 1 由上表可知校验的结果 l 与输入的数据 a 是 l=a0+a1+a2+ 四、实验步骤 1、 建立工程，添加.v 文件，输入如下： module jiou(a,l); input 6:0a;/当 a 中 1 的个数是奇数的时候,l 为 1,当 a 中 1 的个数
13、是偶数的时 候,l 为 0 output l; assign l=a; endmodule 2、 进行编译，编译结果如下图 1： 图 1 3、 点击 ToolNetlist Viewers RTL viewer 可查看所设计的电路图； 图 2 4、 添加.vwf 波形仿真文件： 波形文件及输入波形如下图 3，仿真需针对每一种输入情况，所用 FPGA 的延时为 8ns， 为使延时作用不对仿真结果造成观察影响， 这里设置每种输入的时间是 100ns： 图 3 5、 管脚锁定： 锁定后的管脚如下图 4 所示 图 4 五、实验结果 功能仿真的结果如图 5，时序仿真的结果如图 6： 图 5 图 6 实验
14、五、数字比较器 一、实验目的： 1、设计一个 4 位二进制数字比较器； 二、实验器件： 1、 QUARTUSII 9.0 软件平台； 2、 FPGA、CYCLONE EP1C3T144C8。 三、实验设计 与 C 语言中相同， 两个数字可以直接使用 ifelse语句进行大小的比较， 两个数的大小 比较结果可分为三种情况 ab,ab ab)begin c=sctrl) clk_out=1b1; else clk_out=1b0; end endmodule 2、 进行编译 编译结果如下图 1 所示： 图 1 3、 实验电路图： 图 2 4、 建立波形仿真文件： 波形仿真文件如图 3 图 3 五、实验结果 仿真后的波形如图 4 所示： 图 4
