《第八章_输入输出系统（三）（课件）》由会员分享，可在线阅读，更多相关《第八章_输入输出系统（三）（课件）（16页珍藏版）》请在金锄头文库上搜索。
1、8.2.4 多级中断,一、多级中断的概念 1、定义 为处理中断源过多的情况，将多个中断源分级，各个级之间有优先级次序，而后每级内各个中断源之间也有优先权的高低； 每个级有自己的中断请求线和响应线；故称多线多级中断。 2、多级中断的处理原则处理某级中断时，如果出现比该中断级别低或同级的中断请求，不予受理；出现比该中断级别高的中断请求，则停下现行的中断服务程序，转而处理更高级别的中断，之后回到原中断处理。,主程序,一级中断 服务程序,二级中断 服务程序,三级中断 服务程序,多级中断示意图（允许嵌套）,3、多级中断的两种结构形式 （1）一维多级中断 （2）二维多级中断 见下图：P.280图8.7。,
2、中断优先 级排队 电路 与 中断控制 逻辑,IM2,IR2,IR1,IM1,IR0,IM0,0 1,0 1,设备A,设备B,设备C,与,与,0 1,0 1,0 1,0 1,与,设备D,设备E,设备F,设备G,设备H,设备I,CPU,2级IR,1级IR,0级IR,高 优先权 低,高优 先 权低,一维、二维多级中断结构,二、多级中断源的识别 1、独立请求方式多线请求判优响应 （1）响应图（2）在多级中断一维和二维结构中的作用 （3）判优逻辑的硬件实现P.282图8.8（最左判优线路）作为作业：解释该优先级排队逻辑的工作原理。,CPU,判 优 逻 辑,1# 设备,2# 设备,n# 设备, ,IRQn
3、,INACKn,IRQ2,INACK2,IRQ1,INACK1,IRQ,INVEC,2、独立请求方式与串行排队判优链相结合P.304 第10题：,画出二维中断结构判优逻辑电路，包括（1）主优先级判定电路（独立请求），（2）次优先级判定电路（链式查询）。 在主优先级判定电路中应考虑CPU程序优先级。设CPU执行程序的优先级分为4级（CPU7CPU4），这个级别保存在PSW寄存器中（7，6，5三位）。例如CPU5时，其状态为101。 （不同请求线上的优先级称为主优先级；同一请求线上的不同设备的优先级称为次优先级。）,解题步骤：（1）作出多线请求响应的总逻辑图,CPU,数据线,1-1# 设备,1-2
4、# 设备,1-3# 设备, ,2-1# 设备,2-2# 设备, ,0-1# 设备,2-3# 设备,0-2# 设备,0-3# 设备, ,IRQ,INACK,IRQ0,INACK0,IRQ1,INACK1,IRQ2,INACK2,级中断（ 多线请求） 判优逻辑, ,传递“中断向量地址”,INVEC,多线请求菊花链响应,注意:图中未画出设备的接口部分,（2）主优先级判别 按独立请求方式作出上图中多线请求判优逻辑硬件图（即P.282图8.8的结构形式）。 （3）次优先级判别 针对级中断判优的结果（INACKi有效）在该级的多个设备中用串行排队链判优识别逻辑找到中断请求的设备将该设备地址送CPU。 （4
5、）CPU即用户程序的四级（CPU7CPU4）加在主优先级判定电路中。,7 6 5,PSWR,3/8译码器,111 110 101 100, ,IRQ3 IRQ4 IRQ5 IRQ7,三、中断优先权的动态分配改变屏蔽码以改变多级中断的处理次序 1、多级中断系统中优先权的再说明响应优先权与处理优先权响应优先权：硬件排队线路所决定的CPU响应中断的次序，不可改变。处理优先权：CPU执行中断服务程序的次序，可以利用屏蔽技术改变。 例：填空中断屏蔽的作用一是（ ），二是（ ）。屏蔽一些不允许产生的中断；改变中断处理的优先级别。,回忆中断服务的过程：,保护现场；新旧屏蔽字交换,开中断（也可根据需要不开中断
6、）,服务程序,关中断,恢复现场；屏蔽字交换,开中断,返回,先行段 （前处理部分）,本体段 （主体部分）,恢复段 （后处理部分）,一 个 中 断 处 理 的 服 务 子 程 序,进入中断周期执行隐指令并关中断,2、正常情况下屏蔽码的设置 例之一：教材P.282【例1】： 参见P.280图8.7即二维中断系统结构图。请问： （1）在中断情况下，CPU和设备的优先级如何考虑？请按降序排列各设备的中断优先级。 解答（1）优先次序为：设备ABCDEFGHICPU。 （2）若CPU现执行设备B的中断服务程序， IM2，IM1，IM0，的状态是什么？如果CPU执行设备D的中断服务程序， IM2，IM1，IM
7、0的状态又是什么？（注：IMi为0开放，1屏蔽） 解答（2）执行设备B的中断服务程序时，IM2IM1IM0=111；执行设备D的中断服务程序时，IM2IM1IM0=011。,（4）假如设备C一提出中断请求，CPU立即进行响应，如何调整才能满足此要求？ 解答（4）把设备C单独放在第三级上，使该级优先权最高，并令IM3=0。,解答（3）每一级的IM标志不能对该级中的个别 设备单独进行屏蔽。可考虑在设备的接口中用EI （中断允许）的清“0”来禁止该设备发出中断请求。,（3）每一级的IM能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么办法可达到目的？,教材P.282例2删掉,正常设置屏蔽码的
8、例之二：设某机中有四级响应优先权，由高到低为1234，每级对应一位屏蔽码。写出全部屏蔽码。程序级别 屏蔽码 注1 2 3 4 第一级中断 1 1 1 1 0开放第二级中断 0 1 1 1 第三级中断 0 0 1 1 1屏蔽第四级中断 0 0 0 1 用户程序 0 0 0 0 3、改变屏蔽码以改变原优先等级 例1：上例中将处理次序改为1432，屏蔽码如何设置？,处理程序级别 屏蔽码 注 1 2 3 4 第一级 1 1 1 1 0开放第二级 0 1 0 0 第三级 0 1 1 0 1屏蔽第四级 0 1 1 1 例2：P.303 第8题：设某机有5级中断：L0，L1，L2，L3，L4，其中断响应优先
9、次序为：L0最高，L1次之，L4最低。现在要求将中断处理次序改为L1L3L0L4L2，试问： （1）表8.2中（见下页）各级中断处理程序的各级中断屏蔽值如何设置（每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽）？ （2）若这5级中断同时都发出中断请求，按更改后的次序画出进入各中断处理程序的过程示意图。,解答（1）L1 L3 L0 L4 L2中断处理程序级别 中断处理级屏蔽位L0 L1 L2 L3 L4 L0 1 0 1 0 1L1 1 1 1 1 1L2 0 0 1 0 0L3 1 0 1 1 1L4 0 0 1 0 1 （2）,L4L3L2L1L0,CPU运行程序的轨迹,例
10、3：设某机有四级中断A、B、C、D，其硬件排队优先级为ABCD，现要将中断处理次序改为CADB 。（1）下表中各级中断程序的屏蔽位如何设置（设0“为允许，”1“为屏蔽，CPU状态时屏蔽码为0000）？（2）按下图所示时间轴给出的设备中断请求时刻，画出CPU执行程序的轨迹。设A、B、C、D中断服务程序的时间宽度均为20S。,设 备,屏蔽码,服务程序,A设备服务程序,B设备服务程序,C设备服务程序,D设备服务程序,A B C D,1 1 0 1,0 1 0 0,1 1 1 1,0 1 0 1,8.2.5 中断控制器8259 P.283图8.9简述。 8.2.6 Pentium的中断机制,0 5 25 30 50 55 75 80 t（s）,B C A D,A,B,C,D,
